JPH05206801A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05206801A JPH05206801A JP4012137A JP1213792A JPH05206801A JP H05206801 A JPH05206801 A JP H05206801A JP 4012137 A JP4012137 A JP 4012137A JP 1213792 A JP1213792 A JP 1213792A JP H05206801 A JPH05206801 A JP H05206801A
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- 239000003990 capacitor Substances 0.000 claims abstract description 20
- 239000010409 thin film Substances 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000007599 discharging Methods 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- VNNRSPGTAMTISX-UHFFFAOYSA-N chromium nickel Chemical compound [Cr].[Ni] VNNRSPGTAMTISX-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910001120 nichrome Inorganic materials 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 高精度の抵抗をトランジスタ回路が形成され
たシリコン基板に集積化し、精度のよい遅延回路を得る
ことである。 【構成】 １は薄膜抵抗を用いて形成された抵抗、２は
キャパシタ、３〜８はＭＯＳトランジスタ、９および１
０はＣＭＯＳインバ―タ、１１はシュミットトリガタイ
プのＣＭＯＳインバ―タ、１２はＣＭＯＳナンドゲート
である。抵抗１とこれらのトランジスタ回路とは、同一
のシリコン基板上に形成されている。薄膜抵抗は高精度
の抵抗値のものが形成できるため、精度のよい遅延回路
を実現することができる。
たシリコン基板に集積化し、精度のよい遅延回路を得る
ことである。 【構成】 １は薄膜抵抗を用いて形成された抵抗、２は
キャパシタ、３〜８はＭＯＳトランジスタ、９および１
０はＣＭＯＳインバ―タ、１１はシュミットトリガタイ
プのＣＭＯＳインバ―タ、１２はＣＭＯＳナンドゲート
である。抵抗１とこれらのトランジスタ回路とは、同一
のシリコン基板上に形成されている。薄膜抵抗は高精度
の抵抗値のものが形成できるため、精度のよい遅延回路
を実現することができる。
Description
【０００１】
【産業上の利用分野】本発明は遅延回路に関する。
【０００２】
【従来の技術】従来、ＣＲの時定数を利用した遅延回路
では、遅延用の抵抗とトランジスタ回路とを同一のシリ
コン基板に集積化する場合、遅延用の抵抗には拡散抵抗
を用いていた。図５は、遅延用の抵抗に拡散抵抗を用い
た場合のシリコン集積回路の断面図である。６１はシリ
コン基板、６２は低濃度拡散層、６３はフィールド絶縁
層、６４はコンタクト用の高濃度拡散層、６５は層間絶
縁層、６６は引出し用電極である。すなわち、低濃度拡
散層６２を拡散抵抗として用いている。
では、遅延用の抵抗とトランジスタ回路とを同一のシリ
コン基板に集積化する場合、遅延用の抵抗には拡散抵抗
を用いていた。図５は、遅延用の抵抗に拡散抵抗を用い
た場合のシリコン集積回路の断面図である。６１はシリ
コン基板、６２は低濃度拡散層、６３はフィールド絶縁
層、６４はコンタクト用の高濃度拡散層、６５は層間絶
縁層、６６は引出し用電極である。すなわち、低濃度拡
散層６２を拡散抵抗として用いている。
【０００３】
【発明が解決しようとする課題】拡散抵抗では抵抗値自
体のバラツキや抵抗値の温度変化が大きく（総合的な抵
抗値のバラツキは±４０％程度）、高精度の抵抗を形成
することが困難である。したがって、遅延用の抵抗とト
ランジスタ回路とを同一のシリコン基板に集積化する場
合、精度のよい遅延回路を実現することができなかっ
た。
体のバラツキや抵抗値の温度変化が大きく（総合的な抵
抗値のバラツキは±４０％程度）、高精度の抵抗を形成
することが困難である。したがって、遅延用の抵抗とト
ランジスタ回路とを同一のシリコン基板に集積化する場
合、精度のよい遅延回路を実現することができなかっ
た。
【０００４】本発明の目的は、高精度の抵抗をトランジ
スタ回路が形成されたシリコン基板に集積化し、精度の
よい遅延回路を得ることである。
スタ回路が形成されたシリコン基板に集積化し、精度の
よい遅延回路を得ることである。
【０００５】
【課題を解決するための手段】本発明における遅延回路
は、遅延用の抵抗とトランジスタ回路とを同一のシリコ
ン基板上に形成するとともに、遅延用の抵抗を薄膜抵抗
を用いて形成したものである。
は、遅延用の抵抗とトランジスタ回路とを同一のシリコ
ン基板上に形成するとともに、遅延用の抵抗を薄膜抵抗
を用いて形成したものである。
【０００６】
【実施例】図１は、本発明における遅延回路の第１実施
例を示した電気回路図である。１は薄膜抵抗を用いて形
成された抵抗、２はキャパシタ、３〜８はＭＯＳトラン
ジスタ、９および１０はＣＭＯＳインバ―タ、１１はシ
ュミットトリガタイプのＣＭＯＳインバ―タ、１２はＣ
ＭＯＳナンドゲートである。抵抗１とトランジスタ回路
（ＭＯＳトランジスタ３〜８、ＣＭＯＳインバ―タ９お
よび１０、シュミットトリガタイプのＣＭＯＳインバ―
タ１１並びにＣＭＯＳナンドゲート１２）とは、同一の
シリコン基板上、すなわち同一の集積回路内に形成され
ている。キャパシタ２は、上記トランジスタ回路が形成
された集積回路内に形成してもよいし、集積回路外に外
付けしてもよい。
例を示した電気回路図である。１は薄膜抵抗を用いて形
成された抵抗、２はキャパシタ、３〜８はＭＯＳトラン
ジスタ、９および１０はＣＭＯＳインバ―タ、１１はシ
ュミットトリガタイプのＣＭＯＳインバ―タ、１２はＣ
ＭＯＳナンドゲートである。抵抗１とトランジスタ回路
（ＭＯＳトランジスタ３〜８、ＣＭＯＳインバ―タ９お
よび１０、シュミットトリガタイプのＣＭＯＳインバ―
タ１１並びにＣＭＯＳナンドゲート１２）とは、同一の
シリコン基板上、すなわち同一の集積回路内に形成され
ている。キャパシタ２は、上記トランジスタ回路が形成
された集積回路内に形成してもよいし、集積回路外に外
付けしてもよい。
【０００７】図２は、図１の遅延回路の動作を示したタ
イミングチャートである。以下、このタイミングチャー
トを用いて動作を説明する。
イミングチャートである。以下、このタイミングチャー
トを用いて動作を説明する。
【０００８】まず、入力端子“ＩＮ”が論理値“０”の
ときには、ＭＯＳトランジスタ３および７がオン状態、
ＭＯＳトランジスタ４、６および８がオフ状態となって
いる。したがって、キャパシタ２にはＭＯＳトランジス
タ３を通して電荷が充電されており、また、ＭＯＳトラ
ンジスタ５および６で構成される定電流回路はオフ状態
となっている。
ときには、ＭＯＳトランジスタ３および７がオン状態、
ＭＯＳトランジスタ４、６および８がオフ状態となって
いる。したがって、キャパシタ２にはＭＯＳトランジス
タ３を通して電荷が充電されており、また、ＭＯＳトラ
ンジスタ５および６で構成される定電流回路はオフ状態
となっている。
【０００９】入力端子“ＩＮ”が論理値“１”になる
と、ＭＯＳトランジスタ４がオン状態、ＭＯＳトランジ
スタ３および７がオフ状態となる。その結果、抵抗１を
通してＭＯＳトランジスタ５に定電流が流れ、キャパシ
タ２の電荷がＭＯＳトランジスタ６を通して放電され
る。そして、キャパシタ２の電位がシュミットトリガＣ
ＭＯＳインバ―タ１１の反転電位よりも低くなると、シ
ュミットトリガＣＭＯＳインバ―タ１１の出力が反転し
て論理値“１”となる。すなわち、抵抗１とキャパシタ
２とはＭＯＳトランジスタ５および６で構成される定電
流回路を介して間接的に結合されているため、入力信号
は抵抗１とキャパシタ２とで定まる時定数に基いて遅延
されるわけである。以後、ＭＯＳトランジスタ８もオン
状態となり、キャパシタ２の電荷はＭＯＳトランジスタ
８を通して急激に放電される。
と、ＭＯＳトランジスタ４がオン状態、ＭＯＳトランジ
スタ３および７がオフ状態となる。その結果、抵抗１を
通してＭＯＳトランジスタ５に定電流が流れ、キャパシ
タ２の電荷がＭＯＳトランジスタ６を通して放電され
る。そして、キャパシタ２の電位がシュミットトリガＣ
ＭＯＳインバ―タ１１の反転電位よりも低くなると、シ
ュミットトリガＣＭＯＳインバ―タ１１の出力が反転し
て論理値“１”となる。すなわち、抵抗１とキャパシタ
２とはＭＯＳトランジスタ５および６で構成される定電
流回路を介して間接的に結合されているため、入力信号
は抵抗１とキャパシタ２とで定まる時定数に基いて遅延
されるわけである。以後、ＭＯＳトランジスタ８もオン
状態となり、キャパシタ２の電荷はＭＯＳトランジスタ
８を通して急激に放電される。
【００１０】入力端子“ＩＮ”が論理値が再び“０”に
なると、キャパシタ２にはＭＯＳトランジスタ３を通し
て電荷が充電される。そして、キャパシタ２の電位がシ
ュミットトリガＣＭＯＳインバ―タ１１の反転電位より
も高くなると、シュミットトリガＣＭＯＳインバ―タ１
１の出力が反転して論理値“０”となる。
なると、キャパシタ２にはＭＯＳトランジスタ３を通し
て電荷が充電される。そして、キャパシタ２の電位がシ
ュミットトリガＣＭＯＳインバ―タ１１の反転電位より
も高くなると、シュミットトリガＣＭＯＳインバ―タ１
１の出力が反転して論理値“０”となる。
【００１１】図３は図１の抵抗１（薄膜抵抗）の構成を
示した断面図であり、図４は図１のトランジスタ回路
（ＭＯＳトランジスタ３〜８、ＣＭＯＳインバ―タ９お
よび１０、シュミットトリガタイプのＣＭＯＳインバ―
タ１１並びにＣＭＯＳナンドゲート１２）に用いるＭＯ
Ｓトランジスタの構成を示した断面図である。抵抗１と
トランジスタ回路とは同一のシリコン基板上に形成され
ている。２１はＮ型のシリコン基板、２２はＰ型の低濃
度拡散層、２３はゲ―ト絶縁層、２４はフィ―ルド絶縁
層（形成材料は酸化シリコン）、２５はゲ―ト電極（形
成材料はモリブデン等）、２６はソ―ス／ドレインを形
成する高濃度拡散層である。２７は薄膜抵抗層であり、
ＮｉＣｒ系やＳｉＣｒ系の薄膜抵抗材料を用いて形成さ
れている。２８は層間絶縁層（形成材料は酸化シリコ
ン）である。２９はソ―ス／ドレイン用引出し電極およ
び薄膜抵抗用引出し電極であり、両者はアルミニウムを
用いて同一の工程で形成されている。薄膜抵抗層２７
は、従来の拡散抵抗に比べて高精度の抵抗値のものが形
成できるため（総合的な抵抗値のバラツキは±５％程
度）、精度のよい遅延回路を実現することができる。
示した断面図であり、図４は図１のトランジスタ回路
（ＭＯＳトランジスタ３〜８、ＣＭＯＳインバ―タ９お
よび１０、シュミットトリガタイプのＣＭＯＳインバ―
タ１１並びにＣＭＯＳナンドゲート１２）に用いるＭＯ
Ｓトランジスタの構成を示した断面図である。抵抗１と
トランジスタ回路とは同一のシリコン基板上に形成され
ている。２１はＮ型のシリコン基板、２２はＰ型の低濃
度拡散層、２３はゲ―ト絶縁層、２４はフィ―ルド絶縁
層（形成材料は酸化シリコン）、２５はゲ―ト電極（形
成材料はモリブデン等）、２６はソ―ス／ドレインを形
成する高濃度拡散層である。２７は薄膜抵抗層であり、
ＮｉＣｒ系やＳｉＣｒ系の薄膜抵抗材料を用いて形成さ
れている。２８は層間絶縁層（形成材料は酸化シリコ
ン）である。２９はソ―ス／ドレイン用引出し電極およ
び薄膜抵抗用引出し電極であり、両者はアルミニウムを
用いて同一の工程で形成されている。薄膜抵抗層２７
は、従来の拡散抵抗に比べて高精度の抵抗値のものが形
成できるため（総合的な抵抗値のバラツキは±５％程
度）、精度のよい遅延回路を実現することができる。
【００１２】図６は、本発明における遅延回路の第２実
施例を示した電気回路図である。４１は薄膜抵抗を用い
て形成された抵抗、４２はキャパシタ、４３はＭＯＳト
ランジスタ、４４および４５はＣＭＯＳインバ―タであ
る。抵抗４１とトランジスタ回路（ＭＯＳトランジスタ
４３、ＣＭＯＳインバ―タ４４および４５）とは、同一
のシリコン基板上、すなわち同一の集積回路内に形成さ
れている。キャパシタ４２は、上記トランジスタ回路が
形成された集積回路内に形成してもよいし、集積回路外
に外付けしてもよい。抵抗４１（薄膜抵抗）の構成およ
びトランジスタ回路に用いるＭＯＳトランジスタの構成
は、上記第１実施例と同様である（図３および図４参
照）。本実施例においても、遅延用の抵抗４１に薄膜抵
抗を用いているので、上記第１実施例と同様の効果を得
ることができる。
施例を示した電気回路図である。４１は薄膜抵抗を用い
て形成された抵抗、４２はキャパシタ、４３はＭＯＳト
ランジスタ、４４および４５はＣＭＯＳインバ―タであ
る。抵抗４１とトランジスタ回路（ＭＯＳトランジスタ
４３、ＣＭＯＳインバ―タ４４および４５）とは、同一
のシリコン基板上、すなわち同一の集積回路内に形成さ
れている。キャパシタ４２は、上記トランジスタ回路が
形成された集積回路内に形成してもよいし、集積回路外
に外付けしてもよい。抵抗４１（薄膜抵抗）の構成およ
びトランジスタ回路に用いるＭＯＳトランジスタの構成
は、上記第１実施例と同様である（図３および図４参
照）。本実施例においても、遅延用の抵抗４１に薄膜抵
抗を用いているので、上記第１実施例と同様の効果を得
ることができる。
【００１３】
【発明の効果】本発明では、遅延用の抵抗を薄膜抵抗を
用いて形成したため、高精度の抵抗値が得られ、精度の
よい遅延回路を実現することができる。
用いて形成したため、高精度の抵抗値が得られ、精度の
よい遅延回路を実現することができる。
【図１】本発明における遅延回路の第１実施例を示した
電気回路図である。
電気回路図である。
【図２】図１の遅延回路の動作を示したタイミングチャ
ートである。
ートである。
【図３】図１の抵抗１の構成を示した断面図である。
【図４】図１のトランジスタ回路を構成するＭＯＳトラ
ンジスタの構成を示した断面図である。
ンジスタの構成を示した断面図である。
【図５】従来例を示したものであり、遅延用の抵抗に拡
散抵抗を用いた場合のシリコン集積回路の断面図であ
る。
散抵抗を用いた場合のシリコン集積回路の断面図であ
る。
【図６】本発明における遅延回路の第２実施例を示した
電気回路図である。
電気回路図である。
１……抵抗 ２……キャパシタ ３〜８……ＭＯＳトランジスタ ９、１０……ＣＭＯＳインバ―タ １１……シュミットトリガタイプのＣＭＯＳインバ―タ １２……ＣＭＯＳナンドゲート ２１……シリコン基板 ２７……薄膜抵抗層 ４１……抵抗 ４２……キャパシタ ４３……ＭＯＳトランジスタ ４４、４５……ＣＭＯＳインバ―タ
Claims (1)
- 【請求項１】 抵抗とキャパシタと上記キャパシタの電
荷を充放電するトランジスタ回路とを有し、上記抵抗と
上記キャパシタとで定まる時定数に基いて遅延信号を生
じる遅延回路において、 上記トランジスタ回路および上記抵抗を同一のシリコン
基板上に形成するとともに、上記抵抗を薄膜抵抗を用い
て形成したことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012137A JPH05206801A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4012137A JPH05206801A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206801A true JPH05206801A (ja) | 1993-08-13 |
Family
ID=11797130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4012137A Pending JPH05206801A (ja) | 1992-01-27 | 1992-01-27 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206801A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US11309903B1 (en) | 2020-12-23 | 2022-04-19 | Texas Instruments Incorporated | Sampling network with dynamic voltage detector for delay output |
| US11316525B1 (en) | 2021-01-26 | 2022-04-26 | Texas Instruments Incorporated | Lookup-table-based analog-to-digital converter |
| US11316526B1 (en) | 2020-12-18 | 2022-04-26 | Texas Instruments Incorporated | Piecewise calibration for highly non-linear multi-stage analog-to-digital converter |
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| US11595053B2 (en) | 2018-12-12 | 2023-02-28 | Texas Instruments Incorporated | Analog-to-digital converter with interpolation |
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| US11962318B2 (en) | 2021-01-12 | 2024-04-16 | Texas Instruments Incorporated | Calibration scheme for a non-linear ADC |
| US12101096B2 (en) | 2021-02-23 | 2024-09-24 | Texas Instruments Incorporated | Differential voltage-to-delay converter with improved CMRR |
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| JPS62142403A (ja) * | 1985-12-17 | 1987-06-25 | Seiko Epson Corp | ソ−スホロワ回路 |
-
1992
- 1992-01-27 JP JP4012137A patent/JPH05206801A/ja active Pending
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