JPS60160667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60160667A JPS60160667A JP59015105A JP1510584A JPS60160667A JP S60160667 A JPS60160667 A JP S60160667A JP 59015105 A JP59015105 A JP 59015105A JP 1510584 A JP1510584 A JP 1510584A JP S60160667 A JPS60160667 A JP S60160667A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- silicon substrate
- semiconductor device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高集積化、高速化さちたＭＯ８Ｏ８形量積回路
いて好適な半導体装置の製造方法に関する。
いて好適な半導体装置の製造方法に関する。
近年、ＭＯＳ形の集積回路で高集積化や高速化が進めら
れているが、これにともなってゲート酸化膜（Ｓｔｏｗ
膜）の厚さが薄くなる傾向にある。例えばメガビット級
のＭＯＳメモリ素子では、１Ｍビットで上２００Ａ程度
、これよりさらに高ビットでは１００Ａ程度にまで薄く
なる。
れているが、これにともなってゲート酸化膜（Ｓｔｏｗ
膜）の厚さが薄くなる傾向にある。例えばメガビット級
のＭＯＳメモリ素子では、１Ｍビットで上２００Ａ程度
、これよりさらに高ビットでは１００Ａ程度にまで薄く
なる。
また、高速にするためにはゲート電極材料の低抵抗化が
進められ、これに適した高温度耐性をもつりフラクトリ
ーメタルの薄膜の高純度化形成技術もますます進められ
ている。
進められ、これに適した高温度耐性をもつりフラクトリ
ーメタルの薄膜の高純度化形成技術もますます進められ
ている。
しかしながら、膜厚１００Ａ程度の８１０．膜の厚さを
制御する際、酸素分圧が十分にコントロールされた雰囲
気中では比較的低温でシリコン基板上に膜を形成するの
が可能であるが、これを室温中に取り出して放置すると
、例えば２４時間で膜厚が１０〜２０チ増加し、膜厚制
御がで睡なくなってしまう。
制御する際、酸素分圧が十分にコントロールされた雰囲
気中では比較的低温でシリコン基板上に膜を形成するの
が可能であるが、これを室温中に取り出して放置すると
、例えば２４時間で膜厚が１０〜２０チ増加し、膜厚制
御がで睡なくなってしまう。
また、ゲート電極を構成するりフラクトリーメタル薄膜
は、高真空中で蒸着によって、または低真空中でスパッ
タリングによって基板上に形成されるが、このために雰
囲気中の酸素や窒素等のガスが膜に含まれてしまう。
は、高真空中で蒸着によって、または低真空中でスパッ
タリングによって基板上に形成されるが、このために雰
囲気中の酸素や窒素等のガスが膜に含まれてしまう。
これは高真空中でスパッタリングした場合も同′様であ
る。このようにゲート電極中にガス、特に酸素が存在す
ると、その抵抗値に大きな影響を与えるという問題があ
る。
る。このようにゲート電極中にガス、特に酸素が存在す
ると、その抵抗値に大きな影響を与えるという問題があ
る。
本発明は従来のこのような点を解決するためになされた
もので、その目的とするところは、薄いゲート酸化膜と
低抵抗のゲート電極が得られるような半導体装置の製造
方法を提供することにある。
もので、その目的とするところは、薄いゲート酸化膜と
低抵抗のゲート電極が得られるような半導体装置の製造
方法を提供することにある。
本発明はこのような目的を達成するために、シリコン基
板上にり７ラクトリーメタルの薄膜を形成し、非酸化性
雰囲気中で加熱して薄膜をアニールし、薄膜中の酸素を
シリコン基板と反応させて薄膜直下に５ｉｎｌｌ膜を形
成するようにしたものである。
板上にり７ラクトリーメタルの薄膜を形成し、非酸化性
雰囲気中で加熱して薄膜をアニールし、薄膜中の酸素を
シリコン基板と反応させて薄膜直下に５ｉｎｌｌ膜を形
成するようにしたものである。
また、シリコン基板上に薄いポリシリコンを形成してお
き、ポリシリコンと上記薄膜中の酸素との反応によりｓ
ｈｏ、膜を形成するようにしたものである。
き、ポリシリコンと上記薄膜中の酸素との反応によりｓ
ｈｏ、膜を形成するようにしたものである。
一般に、モリブデン、タングステン等のり７ラクトリー
メタル中に酸素が導入されると、これらのメタルの酸化
物が形成されるが、そこに高温中でシリコンが存在する
と、リフラクトリ−メタルは還元されてもとのメタルに
戻る。この反応は例えばモリブデンの場合、次のような
反応式になる。
メタル中に酸素が導入されると、これらのメタルの酸化
物が形成されるが、そこに高温中でシリコンが存在する
と、リフラクトリ−メタルは還元されてもとのメタルに
戻る。この反応は例えばモリブデンの場合、次のような
反応式になる。
２Ｍ、ＯＢ＋３Ｊ ＝ ２Ｍ０＋３８ＩＯ。
従って、シリコン基板上にモリブデンをスパッタリング
して薄膜を形成し、これを高温中で処理すると、モリブ
デン薄膜中に吸蔵されていた酸素が基板上まで拡散し、
上記のような反応が起こってきわめて薄いＳｉｎ、膜が
薄膜直下に形成され、同時にモリブデン薄膜中の酸素吸
蔵率が減少して次に、第１図（ａ）〜（Ｃ）を用いて、
本発明の一実施例であるＭＯＳ ＦＥＴの製造方法につ
いて説明する。
して薄膜を形成し、これを高温中で処理すると、モリブ
デン薄膜中に吸蔵されていた酸素が基板上まで拡散し、
上記のような反応が起こってきわめて薄いＳｉｎ、膜が
薄膜直下に形成され、同時にモリブデン薄膜中の酸素吸
蔵率が減少して次に、第１図（ａ）〜（Ｃ）を用いて、
本発明の一実施例であるＭＯＳ ＦＥＴの製造方法につ
いて説明する。
先づ、Ｐ形シリコン基板１上にリフラクトリ−メタルを
全面に形成した後、ホトリソグラフィ技術を用いてパタ
ーニングを行なってゲート電極２を形成する（第１図（
ａ））。
全面に形成した後、ホトリソグラフィ技術を用いてパタ
ーニングを行なってゲート電極２を形成する（第１図（
ａ））。
次に、非酸化性雰囲気中（例えば窒素、アルゴンガス中
、温度１０００程度）で加熱アニールすると、ゲート電
極２中の酸素がシリコン基板１の表面まで拡散してゲー
ト電極２の直下に８１０．膜３を形成する（第１図（ｂ
））。このＳｉｎ、膜３はリフラクトリ−メタル形成時
の雰囲気およびアニール温度２時間により制御すること
ができるが、非常に薄い膜厚が得られる。
、温度１０００程度）で加熱アニールすると、ゲート電
極２中の酸素がシリコン基板１の表面まで拡散してゲー
ト電極２の直下に８１０．膜３を形成する（第１図（ｂ
））。このＳｉｎ、膜３はリフラクトリ−メタル形成時
の雰囲気およびアニール温度２時間により制御すること
ができるが、非常に薄い膜厚が得られる。
次にゲート電極２をマスクにしてＮ形不純物を注入して
ソース、ドレインとなる虻領域４，５を形成する。
ソース、ドレインとなる虻領域４，５を形成する。
次に、他の実施例を第２図（、）〜（ｄ）を用いて説明
する。
する。
先づ、Ｐ形シリコン基板１上に５０Ａ 程度の厚さにポ
リシリコンロを形成する（第２図（ａ））。
リシリコンロを形成する（第２図（ａ））。
次に、ポリシリコンロ上にリフラクトリ−メタルを形成
した後、パターニングしてゲート電極２を形成する（第
２図（ｂ））。
した後、パターニングしてゲート電極２を形成する（第
２図（ｂ））。
次に、非酸化性雰囲気中で加熱してゲート電極２中に吸
蔵している酸素によってポリシリコンロをＳｉｎ、膜３
となす（第２図（Ｃ））。
蔵している酸素によってポリシリコンロをＳｉｎ、膜３
となす（第２図（Ｃ））。
次に、Ｎ形不純物を注入して虻領域４，５を形成する（
第２図（ｄ））。
第２図（ｄ））。
また、第３図（、）〜（Ｃ）に示すように、第２図（ｂ
）のポリシリコンロ上にゲート電極２を形成した後、ゲ
ート電極２をマスクにしてポリシリコンロをエツチング
除去しく第３図（ａ））、Ｌかる後、非酸化性雰囲気中
で加熱してゲート′ｌ！極２の直下に残ったポリシリコ
ンロを酸化して５ＩＯ１ｌ膜３を形成しく第３図（ｂ）
） 、次いでＮ形不純物を注入して虻領域４，５を形
成することもできる。
）のポリシリコンロ上にゲート電極２を形成した後、ゲ
ート電極２をマスクにしてポリシリコンロをエツチング
除去しく第３図（ａ））、Ｌかる後、非酸化性雰囲気中
で加熱してゲート′ｌ！極２の直下に残ったポリシリコ
ンロを酸化して５ＩＯ１ｌ膜３を形成しく第３図（ｂ）
） 、次いでＮ形不純物を注入して虻領域４，５を形
成することもできる。
このように本発明に係る半導体装置の製造方法によると
、薄いゲー） Ｓｉｎ、膜が容易に得られ、しかもリフ
ラクトリ−メタル中に吸蔵してい曳酸素を利用してＪｏ
ｇ膜を作るためにゲート電極中の酸素を減少でき低抵抗
化がはかれるという優れた効果がある。
、薄いゲー） Ｓｉｎ、膜が容易に得られ、しかもリフ
ラクトリ−メタル中に吸蔵してい曳酸素を利用してＪｏ
ｇ膜を作るためにゲート電極中の酸素を減少でき低抵抗
化がはかれるという優れた効果がある。
第１図（、）〜（ｃ）は本発明に係る半導体装置の製造
方法の一実施例における各工程の断面図、第２図（−）
〜（ｄ）は他の実施例における各工程の断面図、第３図
（、）〜（ｅ）は他の実施例における各工程の断面図で
ある。 １・・・・シリコン基板、２・・・・ゲート電極、３
・−−−ＳＩＯ，膜、４，５日・・Ｎ＋領領域６・・・
・ポリシリコン。 第１図 第２図
方法の一実施例における各工程の断面図、第２図（−）
〜（ｄ）は他の実施例における各工程の断面図、第３図
（、）〜（ｅ）は他の実施例における各工程の断面図で
ある。 １・・・・シリコン基板、２・・・・ゲート電極、３
・−−−ＳＩＯ，膜、４，５日・・Ｎ＋領領域６・・・
・ポリシリコン。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １、 シリコン基板上にリフラクトリ−メタルからなる
薄い膜を形成し、非酸化性雰囲気中で加熱して膜中の酸
素をシリコン基板のシリコンと反応させ、膜の直下ＫＳ
ｌＯ，膜を形成することを特徴とする半導体装置の製造
方法。 ２、 シリコン基板上にポリシリコン薄膜を形成し、こ
のポリシリコン薄膜の上にリフラクトリ−メタルからな
る薄い膜を形成し、非酸化性雰囲気中で加熱して膜中の
酸素をポリシリコン薄膜のシリコンと反応きせ、膜の直
下にＳｉｎ、膜を形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015105A JPS60160667A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015105A JPS60160667A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160667A true JPS60160667A (ja) | 1985-08-22 |
Family
ID=11879554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015105A Pending JPS60160667A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593229B1 (en) | 1999-06-04 | 2003-07-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
-
1984
- 1984-02-01 JP JP59015105A patent/JPS60160667A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593229B1 (en) | 1999-06-04 | 2003-07-15 | Hitachi, Ltd. | Semiconductor integrated circuit device and method for manufacturing the same |
| US6737341B1 (en) | 1999-06-04 | 2004-05-18 | Renesas Technology Corporation | Semiconductor integrated circuit device and method for manufacturing the same |
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