JPS60161654A - 半導体立体回路素子の製造方法 - Google Patents
半導体立体回路素子の製造方法Info
- Publication number
- JPS60161654A JPS60161654A JP59016168A JP1616884A JPS60161654A JP S60161654 A JPS60161654 A JP S60161654A JP 59016168 A JP59016168 A JP 59016168A JP 1616884 A JP1616884 A JP 1616884A JP S60161654 A JPS60161654 A JP S60161654A
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- JP
- Japan
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- film
- circuit element
- semiconductor
- silicon oxide
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコン基板上に単結晶電極、単結晶絶縁
膜および単結晶シリコン膜を順次積層して半導体立体回
路素子を形成する半導体立体回路素子の製造方法に関す
る。
膜および単結晶シリコン膜を順次積層して半導体立体回
路素子を形成する半導体立体回路素子の製造方法に関す
る。
一般に、半導体薄膜、電極・配線用薄膜および絶縁用薄
膜を交互に積層して立体的な回路素子。
膜を交互に積層して立体的な回路素子。
すなわち半導体立体回路素子を形成し、回路の高密度化
、高集積化を図ることが行なわれているが、特性の優れ
た半導体立体回路素子を得るために、従来より、前記素
子を構成する各材料を単結晶状態のまま積層することが
試みられている。
、高集積化を図ることが行なわれているが、特性の優れ
た半導体立体回路素子を得るために、従来より、前記素
子を構成する各材料を単結晶状態のまま積層することが
試みられている。
ル膜（６）を形成し、さらに第３図罠示すようにＣＶＤ
法によりスーピネル膜（６）上に該スピネル膜（６）の
選択エツチング用マスクとしてシリコン酸化膜（７）を
形成する。
法によりスーピネル膜（６）上に該スピネル膜（６）の
選択エツチング用マスクとしてシリコン酸化膜（７）を
形成する。
そして第４図に示すように、フォトエツチング等により
シリコン酸化膜（７）にコンタクトホール（８）の一部
を形成したのち、シリコン酸化膜（７）をエツチング用
マスクとし、硫酸−燐酸系のエッチャンソチングし、シ
リコン酸化膜（７）およびスピネル膜（６）にコンタク
トホール（８）を形成し、シリコン酸化膜（７）を除去
したのち、第５図に示すように、スピネル膜（６）上お
よびコンタクトホール（８）内に電極−配線用薄膜であ
る単結晶シリコン薄膜（９）を形成するとともに、シリ
コン薄膜（９）に不純物を高濃度に導入してレーザアニ
ールを施こし、シリコン薄膜のち、第８図に示すように
、フォトレジストによるマスキングおよび反応性イオン
エツチングによりシリコン膜αηにスルーホール（イ）
の一部を形成しを形成するとともて、これらの各工程を
繰り返して半導体立体回路素子を製造する。
シリコン酸化膜（７）にコンタクトホール（８）の一部
を形成したのち、シリコン酸化膜（７）をエツチング用
マスクとし、硫酸−燐酸系のエッチャンソチングし、シ
リコン酸化膜（７）およびスピネル膜（６）にコンタク
トホール（８）を形成し、シリコン酸化膜（７）を除去
したのち、第５図に示すように、スピネル膜（６）上お
よびコンタクトホール（８）内に電極−配線用薄膜であ
る単結晶シリコン薄膜（９）を形成するとともに、シリ
コン薄膜（９）に不純物を高濃度に導入してレーザアニ
ールを施こし、シリコン薄膜のち、第８図に示すように
、フォトレジストによるマスキングおよび反応性イオン
エツチングによりシリコン膜αηにスルーホール（イ）
の一部を形成しを形成するとともて、これらの各工程を
繰り返して半導体立体回路素子を製造する。
ところで、このようにして製造される半導体立体回路素
子では、各層ごとのソース領域（４）、ドレイン領域（
５）と電極配線パターン用のシリコン膜（９）とを電気
的に接続するためのコンタクトホール（８）を、シリコ
ン酸化膜（７）をエツチング用マスクとした硫酸−燐酸
系エッチャントによるスピネル膜（６）のエツチングに
より形成しており、さらに各周回に非常に狭くなり、微
細なバターニング−行りうことができなく々るという欠
点がある。
子では、各層ごとのソース領域（４）、ドレイン領域（
５）と電極配線パターン用のシリコン膜（９）とを電気
的に接続するためのコンタクトホール（８）を、シリコ
ン酸化膜（７）をエツチング用マスクとした硫酸−燐酸
系エッチャントによるスピネル膜（６）のエツチングに
より形成しており、さらに各周回に非常に狭くなり、微
細なバターニング−行りうことができなく々るという欠
点がある。
そこで硫酸−燐酸系のエッチャントによるエツチングに
代わり、サイドエツチングの少ない反応性イオンエツチ
ングなどのドライエツチング法てよりスピネル膜（６）
、 ＱＯ）をエツチングしてコンタクトホール（８）
、スルーホール＠を形成することが考えられるが、スピ
ネル膜（ｅ） 、 ＱＯに対しては通常のドライエツチ
ング法を適用することができず、実用化が不可能である
。
代わり、サイドエツチングの少ない反応性イオンエツチ
ングなどのドライエツチング法てよりスピネル膜（６）
、 ＱＯ）をエツチングしてコンタクトホール（８）
、スルーホール＠を形成することが考えられるが、スピ
ネル膜（ｅ） 、 ＱＯに対しては通常のドライエツチ
ング法を適用することができず、実用化が不可能である
。
この発明は、前記の点に留意して々されたものであり、
各コンタクトホールおよび各スルーホール部分に、それ
ぞれ所定形状のシリコン酸化膜を予め形成し、前記各シ
リコン酸化膜を被覆して単結晶スピネル膜を形成し、前
記シリコン酸化膜がア°コンタクトホールおよびスルー
ホールを正確に形成でき、微細なパターニングを行なえ
るように、／ｉ：、ることを目的とする・ 〔発明の構成〕 この発明は、シリコン基板上に、単結晶電極。
各コンタクトホールおよび各スルーホール部分に、それ
ぞれ所定形状のシリコン酸化膜を予め形成し、前記各シ
リコン酸化膜を被覆して単結晶スピネル膜を形成し、前
記シリコン酸化膜がア°コンタクトホールおよびスルー
ホールを正確に形成でき、微細なパターニングを行なえ
るように、／ｉ：、ることを目的とする・ 〔発明の構成〕 この発明は、シリコン基板上に、単結晶電極。
単結晶絶縁膜および単結晶シリコン膜を順次積層して半
導体立体回路素子を形成する半導体立体回路素子の製造
方法において、各層ごとの電極形成用のコンタクトポー
ルおよび各胴回路間の電気的層して前記各シリコン酸化
膜を露出させる工程と、異方性エツチングｊＣより前記
各シリコン酸化膜を除去して前記コンタクトポールおよ
び前記スルーホールを形成する工程とを含むことを特徴
とする半導体立体回路素子の製造方法である。
導体立体回路素子を形成する半導体立体回路素子の製造
方法において、各層ごとの電極形成用のコンタクトポー
ルおよび各胴回路間の電気的層して前記各シリコン酸化
膜を露出させる工程と、異方性エツチングｊＣより前記
各シリコン酸化膜を除去して前記コンタクトポールおよ
び前記スルーホールを形成する工程とを含むことを特徴
とする半導体立体回路素子の製造方法である。
したがって、この発明の半導体立体回路素子の被覆して
単結晶スピネル膜を形成し、前記シリコ晶スピネル膜の
エソチング工程を省略することができ、コンタクトホー
ル、スルーポールをそれぞれ予め定められた形状に正確
に形成することが可能とカリ、サイドエツチングにより
パクーン幅が部分的に狭く々るという不都合を解消し、
微細なパターニングを行なうことができ、半導体立体回
路素子の製造歩留の向上を図ることができる。
単結晶スピネル膜を形成し、前記シリコ晶スピネル膜の
エソチング工程を省略することができ、コンタクトホー
ル、スルーポールをそれぞれ予め定められた形状に正確
に形成することが可能とカリ、サイドエツチングにより
パクーン幅が部分的に狭く々るという不都合を解消し、
微細なパターニングを行なうことができ、半導体立体回
路素子の製造歩留の向上を図ることができる。
つぎに、この発明を、その１実施例を示した第９図以下
の図面とともに詳細に説明する。
の図面とともに詳細に説明する。
いま、ＭＯＳ）ランジスタを製造する場合、第９図に示
すように、前記した第１図の場合と同様にしてシリコン
基板（１）上にソース領域（４）、ドレイン領域（５）
を形成したのち、拡散マスク（３）を除去し、第１０図
に示すように、ＣＶＤ法によりシリコン基板（１）上に
シリコン酸七膜α葎を形成するとともに、コンタクトホ
ールに相当する部分にだけシリコン酸し、シリコン酸化
膜α罎を露出させたのち、異方性ドライエツチングによ
り露出したシリコン酸化膜α３を除去して所定形状の電
極形成用のコンタクトホール００を形成し、第１３図に
示すように、スピネル膜０荀上およびコンタクトホール
α０内に電極１・配線用薄膜である単結晶シリコン膜α
・を形成し、シリコン膜（ｌに不純物を高濃度に導入し
てレーザアニールを施こし、シリコン膜０ｅを低抵抗化
したのち、第１４図ｒ示すように、低抵抗化したシリコ
ン膜０Ｑを所定の電極形状に選択エツチングして電極配
線パターンを形成する。
すように、前記した第１図の場合と同様にしてシリコン
基板（１）上にソース領域（４）、ドレイン領域（５）
を形成したのち、拡散マスク（３）を除去し、第１０図
に示すように、ＣＶＤ法によりシリコン基板（１）上に
シリコン酸七膜α葎を形成するとともに、コンタクトホ
ールに相当する部分にだけシリコン酸し、シリコン酸化
膜α罎を露出させたのち、異方性ドライエツチングによ
り露出したシリコン酸化膜α３を除去して所定形状の電
極形成用のコンタクトホール００を形成し、第１３図に
示すように、スピネル膜０荀上およびコンタクトホール
α０内に電極１・配線用薄膜である単結晶シリコン膜α
・を形成し、シリコン膜（ｌに不純物を高濃度に導入し
てレーザアニールを施こし、シリコン膜０ｅを低抵抗化
したのち、第１４図ｒ示すように、低抵抗化したシリコ
ン膜０Ｑを所定の電極形状に選択エツチングして電極配
線パターンを形成する。
つぎに、ＣＶＤ法によりシリコン膜α０上てシリコン酸
化膜αのを形成するとともに、スルーホールに相当する
部分子だけシリコン酸化膜Ｑηが残るようにシリコン酸
化膜数を所定形状に選択的にドライエツチングしたのち
、第１５図に示すように、所定したスピネル膜αね上に
次の能動層用の単結晶シリコン膜００をＣＶＤ法により
形成し、異方性ドライエツチングによりスルーホールに
相当する部分のシリコン膜θ０およびシリコン酸化膜α
ηを除去して所定形状の各胴回路間の電気的連絡用のス
ルーホール（１）を形成するとともに、これらの各工程
を繰り返して半導体立体回路素子を製造する。
化膜αのを形成するとともに、スルーホールに相当する
部分子だけシリコン酸化膜Ｑηが残るようにシリコン酸
化膜数を所定形状に選択的にドライエツチングしたのち
、第１５図に示すように、所定したスピネル膜αね上に
次の能動層用の単結晶シリコン膜００をＣＶＤ法により
形成し、異方性ドライエツチングによりスルーホールに
相当する部分のシリコン膜θ０およびシリコン酸化膜α
ηを除去して所定形状の各胴回路間の電気的連絡用のス
ルーホール（１）を形成するとともに、これらの各工程
を繰り返して半導体立体回路素子を製造する。
したがって、前記実施例ｆよると、各コンタクトホール
αυおよび各スルーホール（ホ）に相当する部分圧予め
形成した各シリコン酸化膜Ｑ３ 、 Ｏｆ）を被覆して
スピネル膜α４） ｔ ０８）をそれぞれ形成し、各シ
リコン酸化膜α３．αηが露出するまでスピネル膜α→
。
αυおよび各スルーホール（ホ）に相当する部分圧予め
形成した各シリコン酸化膜Ｑ３ 、 Ｏｆ）を被覆して
スピネル膜α４） ｔ ０８）をそれぞれ形成し、各シ
リコン酸化膜α３．αηが露出するまでスピネル膜α→
。
α８）を研磨したのち、異方性エツチングてより各シリ
コン酸化膜ａ■、ａカを除去するようにしたため、従来
のよう々単結晶スピネル膜のエソチング工程を省略する
ことができ、コンタクトホールＱＯ，スルーホール（４
）をそれぞれ予め定められた形状に正
コン酸化膜ａ■、ａカを除去するようにしたため、従来
のよう々単結晶スピネル膜のエソチング工程を省略する
ことができ、コンタクトホールＱＯ，スルーホール（４
）をそれぞれ予め定められた形状に正
第１図ないし第８図はそれぞれ従来の半導体立体回路素
子の製造過程を示す断面図、第９図ないし第１７図はこ
の発明の半導体立体回路素子の製造方法の１実施例を示
し、それぞれ製造過程を示す断面図である。 （１）・・・シリコン基板、α■、０７１・・シリコン
酸化膜、（１４） 、 Ｑ８）・・単結晶スピネル膜、
ＱＱ 、 （１９）・・・単結晶シリコン膜、ａの・・
・コンククトホール、（イ）・・・スルーホール 。 特許出願人 工業技術院長 用田裕部 第１図 第２図 ９２０
子の製造過程を示す断面図、第９図ないし第１７図はこ
の発明の半導体立体回路素子の製造方法の１実施例を示
し、それぞれ製造過程を示す断面図である。 （１）・・・シリコン基板、α■、０７１・・シリコン
酸化膜、（１４） 、 Ｑ８）・・単結晶スピネル膜、
ＱＱ 、 （１９）・・・単結晶シリコン膜、ａの・・
・コンククトホール、（イ）・・・スルーホール 。 特許出願人 工業技術院長 用田裕部 第１図 第２図 ９２０
Claims (1)
- 【特許請求の範囲】 ■ シリコン基板上に、単結晶電極、単結晶絶縁膜およ
び単結晶シリコン膜を順次積層して半導体立体回路素子
を形成する半導体立体回路素子の製造方法において、各
層ごとの電極形成用のコンタクトホールおよび各周回路
間の電気的連絡用のス゛各シリコン酸化膜を露出させる
工程と、異方性工）：ｉ ・ツ、チングにより前記各シリコン酸化膜を除去してｉ
パ 前記コンタクトホールおよび前記スルーホールを形成す
る工程とを含むことを特徴とする半導体立体回路素子の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016168A JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59016168A JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161654A true JPS60161654A (ja) | 1985-08-23 |
| JPH0542825B2 JPH0542825B2 (ja) | 1993-06-29 |
Family
ID=11908976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59016168A Granted JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161654A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS592317A (ja) * | 1982-06-28 | 1984-01-07 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-02-02 JP JP59016168A patent/JPS60161654A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS592317A (ja) * | 1982-06-28 | 1984-01-07 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542825B2 (ja) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |