JPS60161669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60161669A JPS60161669A JP59015213A JP1521384A JPS60161669A JP S60161669 A JPS60161669 A JP S60161669A JP 59015213 A JP59015213 A JP 59015213A JP 1521384 A JP1521384 A JP 1521384A JP S60161669 A JPS60161669 A JP S60161669A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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- H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は高速作動を可能とし、かつ一方では高集積化や
耐圧の向上を可能にした半導体装置およびその製造方法
に関するものである。
耐圧の向上を可能にした半導体装置およびその製造方法
に関するものである。
近年のＩＣ，ＬＳＩ等の半導体装置は益々高集積化が図
られており、ＭＯＳＦＥＴ（ＭＯ８型電界効果トランジ
スタ）では短チヤネル化が図られている。しかしながら
、短チヤネル化を進めると、いわゆる短チヤネル効果で
生じるしきい値のゲート長依存性などの副作用を防ぐ上
からソース・ドレイン領域を浅くしなければならず、こ
れらソース・ドレイン領域の抵抗が犬となって素子の高
速化の障害になる。また、短チヤネル化に伴なって耐圧
にも問題が生じることとなり、従来、ソース・ドレイン
領域を高濃度の領域主部と、低濃度の領域とからなるプ
ロファイルのＬｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
構造が提案されてきている（ＩＥＥＥＴＲＡＮＳＡＣＴ
ＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ、Ｖ
ＯＬ ＥＤ−２９，Ｎｏ、４ＡＰＲＩＬ１９８２ Ｐ５
９０〜）。しかし、抵抗が相対的に小さい領域主部が更
に微小化されてしまい、前述した高抵抗化を助長するこ
とになる。また、ソース・ドレイン領域の特に高濃度部
位が直接逆導電型の基板やウェルに接している構成であ
ることから、接合容量が太き（１よると共に、これをＣ
−ＭＯ８構造に用いたときにはランチアンプ耐圧が低く
なり、素子分離寸法を大きくしなげればならない等高集
積化の障害となる。
られており、ＭＯＳＦＥＴ（ＭＯ８型電界効果トランジ
スタ）では短チヤネル化が図られている。しかしながら
、短チヤネル化を進めると、いわゆる短チヤネル効果で
生じるしきい値のゲート長依存性などの副作用を防ぐ上
からソース・ドレイン領域を浅くしなければならず、こ
れらソース・ドレイン領域の抵抗が犬となって素子の高
速化の障害になる。また、短チヤネル化に伴なって耐圧
にも問題が生じることとなり、従来、ソース・ドレイン
領域を高濃度の領域主部と、低濃度の領域とからなるプ
ロファイルのＬｉｇｈｔｌｙ ＤｏｐｅｄＤｒａｉｎ
構造が提案されてきている（ＩＥＥＥＴＲＡＮＳＡＣＴ
ＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ、Ｖ
ＯＬ ＥＤ−２９，Ｎｏ、４ＡＰＲＩＬ１９８２ Ｐ５
９０〜）。しかし、抵抗が相対的に小さい領域主部が更
に微小化されてしまい、前述した高抵抗化を助長するこ
とになる。また、ソース・ドレイン領域の特に高濃度部
位が直接逆導電型の基板やウェルに接している構成であ
ることから、接合容量が太き（１よると共に、これをＣ
−ＭＯ８構造に用いたときにはランチアンプ耐圧が低く
なり、素子分離寸法を大きくしなげればならない等高集
積化の障害となる。
本発明の目的は短チヤネル化を図ったＭＯＳＦＥＴのソ
ース・ドレイン領域の低抵抗化を図って高速化を可能に
すると共に、その耐圧の向上および接合容量の低減を可
能とし、更に高集積化を達成することのできる半導体装
置を提供することにある。
ース・ドレイン領域の低抵抗化を図って高速化を可能に
すると共に、その耐圧の向上および接合容量の低減を可
能とし、更に高集積化を達成することのできる半導体装
置を提供することにある。
また、本発明の他の目的は前記した高速作動可能でかつ
高集積化を達成する半導体装置の好適な製造方法を提供
することにある。
高集積化を達成する半導体装置の好適な製造方法を提供
することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細省の記述および添付図面からあきらかになるであ
ろう。
本明細省の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、オフセット構造に形成したＭＯＳＦＥＴのソ
ース・ドレイン領域における領域主部を深く形成すると
共に、この領域主部と基板側との界面に絶縁膜を介在さ
せる構成とすることにより、耐圧の向上はもとよりソー
ス・ドレイン領域の見かけ上の深さを大きくして低抵抗
化、つまり高速化を達成し、更に接合容量の低減を図り
、しかも短チヤネル化により高集積化を達成するもので
ある。
ース・ドレイン領域における領域主部を深く形成すると
共に、この領域主部と基板側との界面に絶縁膜を介在さ
せる構成とすることにより、耐圧の向上はもとよりソー
ス・ドレイン領域の見かけ上の深さを大きくして低抵抗
化、つまり高速化を達成し、更に接合容量の低減を図り
、しかも短チヤネル化により高集積化を達成するもので
ある。
また、ソース・ドレイン領域のオフセット部位を形成し
た後に領域主部の部位に溝を形成し、この溝の表面に絶
縁膜を形成した上で溝内に導電材料を充填することによ
り、前記高速作動型、高集積型の半導体装置の製造を完
成するものである。
た後に領域主部の部位に溝を形成し、この溝の表面に絶
縁膜を形成した上で溝内に導電材料を充填することによ
り、前記高速作動型、高集積型の半導体装置の製造を完
成するものである。
第１図は本発明の半導体装置をＮ型ＭＯ８ＦＥＴ１に適
用した実施例を示している。即ち、Ｐ型のシリコン半導
体基板２の主面上には選択酸化法（ＬＯＣＯ８法）で形
成したフィールド絶縁膜３を設けて活性領域を画成し、
この活性領域内にＮ−ＭＯ８ＦＥＴＩを構成している。
用した実施例を示している。即ち、Ｐ型のシリコン半導
体基板２の主面上には選択酸化法（ＬＯＣＯ８法）で形
成したフィールド絶縁膜３を設けて活性領域を画成し、
この活性領域内にＮ−ＭＯ８ＦＥＴＩを構成している。
このＮ−ＭＯ８ＦＥＴＩはゲート絶縁膜４上に形成した
ゲート電ｒｉ、５と、Ｎ型不純物をドープさせたソース
・ドレイン領域６．６とで構成しており、特にソース・
ドレイン領域は不純物濃度の低い（Ｎ−）部分７．７と
、これらの各外側に連続する不純物濃度の高い（Ｎ＋）
領域主部８．８とで形成している。そして、前記領域主
部８．８は基板２の内方に向がって深く形成して低抵抗
化を図っている。ｆだ、領域主部８．８と基板２との界
面にはシリコン酸化膜（ＳｊＯ，膜）かもなる絶縁膜９
．９を形成し、各領域主部８．８における接合容量の低
減を図っている。図中、ｉｏ、ｉｉはＳｉｎ、、ＰＳＧ
の層間絶縁膜１２．１２はＡｎ配線である。
ゲート電ｒｉ、５と、Ｎ型不純物をドープさせたソース
・ドレイン領域６．６とで構成しており、特にソース・
ドレイン領域は不純物濃度の低い（Ｎ−）部分７．７と
、これらの各外側に連続する不純物濃度の高い（Ｎ＋）
領域主部８．８とで形成している。そして、前記領域主
部８．８は基板２の内方に向がって深く形成して低抵抗
化を図っている。ｆだ、領域主部８．８と基板２との界
面にはシリコン酸化膜（ＳｊＯ，膜）かもなる絶縁膜９
．９を形成し、各領域主部８．８における接合容量の低
減を図っている。図中、ｉｏ、ｉｉはＳｉｎ、、ＰＳＧ
の層間絶縁膜１２．１２はＡｎ配線である。
次に以上の構成のＮ−ＭＯ８ＦＥＴＩの製造方法を第２
図囚〜（Ｉ＋の工程図に基づいて説明する。
図囚〜（Ｉ＋の工程図に基づいて説明する。
先ず、第２図（３）のようにＰ型シリコン基板２の主面
にＬＯＣＯ８法によりフィールド絶縁膜（ＳｉＯ，）３
を形成して活性領域な画成すると共に、この活性領域上
にゲート絶縁膜（ＳｉＯ２）４を形成し、更にその上に
ポリシリコン層を形成した上でこれをバターニングして
ゲート電極５を形成する。しかる後に不純物としてりん
Ｐ）を自己整合によって基板主面にドープさせ、オフセ
ット部７．７に相当する低濃度のＮ一層７ａ、７ａを形
成する。
にＬＯＣＯ８法によりフィールド絶縁膜（ＳｉＯ，）３
を形成して活性領域な画成すると共に、この活性領域上
にゲート絶縁膜（ＳｉＯ２）４を形成し、更にその上に
ポリシリコン層を形成した上でこれをバターニングして
ゲート電極５を形成する。しかる後に不純物としてりん
Ｐ）を自己整合によって基板主面にドープさせ、オフセ
ット部７．７に相当する低濃度のＮ一層７ａ、７ａを形
成する。
次いで、同図刊のようにシリコンナイトライド膜（Ｓｉ
、Ｎ４）１３およびＳｉＯ□膜１４をＣＶＤ法により全
面に形成し、その後これを反応性イオンエツチング法（
ＲＩＥ）によりエツチング除去することにより、同図（
Ｃ１のようにゲート電極５０両側にサイドウオール１５
．１５を形成する。このとき、５ｉｎ２膜１４を比較的
厚く形成しておけば、ゲート電極５における断面形状と
ＲＩＥ法の関係により、ゲート電極５上にもＳ ｉ０２
膜１４とＳｉ、Ｎ４膜１３を若干残すことができる。そ
して、このサイドウオール１５．１５をマスクとしてソ
ース・ドレイン領域６．６に前記Ｎ一層７ａ。
、Ｎ４）１３およびＳｉＯ□膜１４をＣＶＤ法により全
面に形成し、その後これを反応性イオンエツチング法（
ＲＩＥ）によりエツチング除去することにより、同図（
Ｃ１のようにゲート電極５０両側にサイドウオール１５
．１５を形成する。このとき、５ｉｎ２膜１４を比較的
厚く形成しておけば、ゲート電極５における断面形状と
ＲＩＥ法の関係により、ゲート電極５上にもＳ ｉ０２
膜１４とＳｉ、Ｎ４膜１３を若干残すことができる。そ
して、このサイドウオール１５．１５をマスクとしてソ
ース・ドレイン領域６．６に前記Ｎ一層７ａ。
７ａと同じ深さの溝１６．１６をエツチング形成する。
次に、再びＳ ｉ ３Ｎ４膜（第２Ｓｉ３・Ｎ４膜）１
７とＳ ｉ０２膜（第２ＳｉＯ３膜）１８をＣＶＤ法に
より全面に形成し、かつこれをＲＩＥ法によりエツチン
グ処理することにより、同図の）のように前記サイドウ
オール１５．１５の両側ないし前記溝１６．１６の内立
面に第２サイドウオール１９．１９を形成する。そして
、再びこの第２サイドウオール１９．１９をマスクとし
そ基板２をエツチングし、前記溝１６．１６の下側に同
図田）のように、更に深い新たな溝２０．２０を形成す
る。
７とＳ ｉ０２膜（第２ＳｉＯ３膜）１８をＣＶＤ法に
より全面に形成し、かつこれをＲＩＥ法によりエツチン
グ処理することにより、同図の）のように前記サイドウ
オール１５．１５の両側ないし前記溝１６．１６の内立
面に第２サイドウオール１９．１９を形成する。そして
、再びこの第２サイドウオール１９．１９をマスクとし
そ基板２をエツチングし、前記溝１６．１６の下側に同
図田）のように、更に深い新たな溝２０．２０を形成す
る。
次いで、同図（Ｆ′）のように、第２８ｉＯ２膜１８を
エツチング除去した上で溝２０．２０内面を酸化して酸
化膜９．９を絶縁膜として形成する。このとき、領域７
．７の側面は第２Ｓｉ３Ｎ、膜１７．１７に被覆されて
いるので酸化膜が形成されることはない。しかる上で、
第２Ｓｉ３Ｎ、膜１７を除去した後、同図（０のように
高濃度にＮ型不純物をドープしたポリシリコン８ａを全
面に堆積させる。このとき、溝２０．２０はポリシリコ
ン８ａにより充填される。そして、このポリシリコン８
ａを表面からエツチングバックすれば、前記溝２０．２
０内のポリシリコン８ａのみが残され、同図σ」のよう
に高濃度不純物（Ｎ″−）の領域主部８．８が構成され
る。この領域主部８．８は低濃度不純物の前記オフセッ
ト部７．７と接続状態にあり、これにより各領域主部８
．８と領域７．７とでソース・ドレイン領域６．６を形
成する。
エツチング除去した上で溝２０．２０内面を酸化して酸
化膜９．９を絶縁膜として形成する。このとき、領域７
．７の側面は第２Ｓｉ３Ｎ、膜１７．１７に被覆されて
いるので酸化膜が形成されることはない。しかる上で、
第２Ｓｉ３Ｎ、膜１７を除去した後、同図（０のように
高濃度にＮ型不純物をドープしたポリシリコン８ａを全
面に堆積させる。このとき、溝２０．２０はポリシリコ
ン８ａにより充填される。そして、このポリシリコン８
ａを表面からエツチングバックすれば、前記溝２０．２
０内のポリシリコン８ａのみが残され、同図σ」のよう
に高濃度不純物（Ｎ″−）の領域主部８．８が構成され
る。この領域主部８．８は低濃度不純物の前記オフセッ
ト部７．７と接続状態にあり、これにより各領域主部８
．８と領域７．７とでソース・ドレイン領域６．６を形
成する。
しかる上で、ゲート電極５の５ｉ０２１１ｕ１４とＳＬ
、Ｎ４膜１３を除去し、改めて酸化処理して同図ｆＩ）
のよ５にゲート電極５ないしソース・ドレイン領域６．
６上にＳ ｉｏ ２膜」０を形成する。更にその上にＰ
ＳＧ膜１１を形成し、かつコンタクトホールの形成後に
Ａｌ配線１２．１２を形成すれば第１図のＮ−ＭＯ８Ｆ
ＥＴＩを完成することができる。
、Ｎ４膜１３を除去し、改めて酸化処理して同図ｆＩ）
のよ５にゲート電極５ないしソース・ドレイン領域６．
６上にＳ ｉｏ ２膜」０を形成する。更にその上にＰ
ＳＧ膜１１を形成し、かつコンタクトホールの形成後に
Ａｌ配線１２．１２を形成すれば第１図のＮ−ＭＯ８Ｆ
ＥＴＩを完成することができる。
以上のように形成されたＮ−ＭＯ８ＦＥＴＩによれば、
ソース・ドレイン領域６．６は不純物濃度の低い領域７
．７と、濃度の高い領域主部８．８とで形成され、かつ
ゲート電極５とで構成されていることになる。したがっ
て、短チヤネル化した場合にもその耐圧を高いものにで
きる。一方、ソース・ドレイン領域６．６のこの構造に
より、領域の広い部分を占める領域主部８．８の深さを
大きくできるのでその低抵抗化を図り、高速化を実現で
きる。この場合、領域７．７は従来通りであり、短チヤ
ネル化に伴なうしきい値のゲート長依存性の副作用が生
じることはない。更に、領域主部８．８と基板２との界
面には絶縁膜９．９を形成しているので、ソース・ドレ
イン領域６．６全体の接合容量を大幅に低減することも
できる。
ソース・ドレイン領域６．６は不純物濃度の低い領域７
．７と、濃度の高い領域主部８．８とで形成され、かつ
ゲート電極５とで構成されていることになる。したがっ
て、短チヤネル化した場合にもその耐圧を高いものにで
きる。一方、ソース・ドレイン領域６．６のこの構造に
より、領域の広い部分を占める領域主部８．８の深さを
大きくできるのでその低抵抗化を図り、高速化を実現で
きる。この場合、領域７．７は従来通りであり、短チヤ
ネル化に伴なうしきい値のゲート長依存性の副作用が生
じることはない。更に、領域主部８．８と基板２との界
面には絶縁膜９．９を形成しているので、ソース・ドレ
イン領域６．６全体の接合容量を大幅に低減することも
できる。
結局、短チヤネル化に伴なつ拙々の不具合を防止でき、
集子の微細化を図って高集積化を達成できる。
集子の微細化を図って高集積化を達成できる。
ここで、領域主部８．８の絶縁膜９．９は素子間分離用
の絶縁膜として利用することもでき、したがって第３図
のように２個のＭＯ８ＦＥＴＩＡ。
の絶縁膜として利用することもでき、したがって第３図
のように２個のＭＯ８ＦＥＴＩＡ。
ＩＢを近接して配置することもできる８この構造を同図
のように、Ｐウェル２］、Ｎウェル２２上に形成したＮ
−ＭＯＳ Ｆ、Ｅ Ｔ Ｉ Ａ、 Ｐ−ＭＯＳ ＦＥＴ
ＩＢからなるｃ−Ｍｏｓデバイスに適用した場合には、
高集積化、高速度化に加えてラッチアップ耐圧の向上も
可能とされる。第３図中、第１図に対応する部分には同
一符号を付しである。
のように、Ｐウェル２］、Ｎウェル２２上に形成したＮ
−ＭＯＳ Ｆ、Ｅ Ｔ Ｉ Ａ、 Ｐ−ＭＯＳ ＦＥＴ
ＩＢからなるｃ−Ｍｏｓデバイスに適用した場合には、
高集積化、高速度化に加えてラッチアップ耐圧の向上も
可能とされる。第３図中、第１図に対応する部分には同
一符号を付しである。
（１１ＭＯＳＦＥＴのソース・ドレイン領域を低不細物
濃度領域と領域主部とからなるオフセット構造としてい
るので、耐圧の向上を図ることができる。
濃度領域と領域主部とからなるオフセット構造としてい
るので、耐圧の向上を図ることができる。
（２） ソース・ドレイン領域の領域主部のみを深く形
成しているので、短チヤネル化に伴なうしきい値のゲー
ト長依存性の副作用を防止する一方で、ソース・ドレイ
ン領域の低抵抗化を達成でき、高速化を達成できる。
成しているので、短チヤネル化に伴なうしきい値のゲー
ト長依存性の副作用を防止する一方で、ソース・ドレイ
ン領域の低抵抗化を達成でき、高速化を達成できる。
（３）領域主部と基板との界面に絶縁膜を形成している
ので、接合容量の低減を図ることができ、高速化を助長
すると共に動作の安定化を図ることができる。
ので、接合容量の低減を図ることができ、高速化を助長
すると共に動作の安定化を図ることができる。
（４）短チヤネル化によっても耐圧の向上、高速化等を
達成できるので、素子の微細化を進めて高集積化を達成
できる。
達成できるので、素子の微細化を進めて高集積化を達成
できる。
（５）ゲート電極の自己整合を利用したエツチング技術
により溝を形成し、溝内面の酸化技術により絶縁膜を形
成し、かつポリシリコンの堆積、エツチングバンク技術
によりソース・ドレインの領域主部を形成できので、特
殊な技術を必要とすることなく、しかも従来のＭＯＳＦ
ＥＴの製造工程に比べて大幅に工程数を増加することな
く高耐圧、高速、高集積度の半導体装置を製造すること
ができる。
により溝を形成し、溝内面の酸化技術により絶縁膜を形
成し、かつポリシリコンの堆積、エツチングバンク技術
によりソース・ドレインの領域主部を形成できので、特
殊な技術を必要とすることなく、しかも従来のＭＯＳＦ
ＥＴの製造工程に比べて大幅に工程数を増加することな
く高耐圧、高速、高集積度の半導体装置を製造すること
ができる。
以上本発明者によってなされた発明を実施例に −もと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、ソース
・ドレイン領域の領域主部を高濃度不純物ポリシリコン
に代えて金属又は金属シリサイドを使用してもよく、低
抵抗化を一層向上することができる。また、溝の形成に
はホトリソグラフィ技術を利用した選択エツチング法を
利用してもよい。更に、各膜の形成法やポリシリコンの
堆積法にはＣＶＤ法の外種々の方法が利用できる。
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、ソース
・ドレイン領域の領域主部を高濃度不純物ポリシリコン
に代えて金属又は金属シリサイドを使用してもよく、低
抵抗化を一層向上することができる。また、溝の形成に
はホトリソグラフィ技術を利用した選択エツチング法を
利用してもよい。更に、各膜の形成法やポリシリコンの
堆積法にはＣＶＤ法の外種々の方法が利用できる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である基本ＭＯ，’Ｓ Ｆ
Ｅ Ｔに適用した場合につし・て説明したが、それに
限定されるものではな（このＭＯＳＦＥＴを素子とする
ＩＣ，ＬＳＩの全てに適用することができ、特に高速、
高集積型の半導体装置に有効に適用できる。
をその背景となった利用分野である基本ＭＯ，’Ｓ Ｆ
Ｅ Ｔに適用した場合につし・て説明したが、それに
限定されるものではな（このＭＯＳＦＥＴを素子とする
ＩＣ，ＬＳＩの全てに適用することができ、特に高速、
高集積型の半導体装置に有効に適用できる。
第１図は本発明の一実施例の断面図、
第２回込）〜（Ｉｌは製造工程の断面図、第３図は変形
例の断面図である。 １、ＩＡ、ＩＢ・・・ＭＯ８Ｆ’ＥＴ１２・・・半導体
基板、３・・・フィールド絶縁膜、４・・・ゲート絶縁
膜、５・・・ゲート電極、６・・・ソース・ドレイン領
域、７・・・低不純物濃度領域、８・・・領域主部、９
・・・絶縁膜、１０・・・５ｉｎ２膜、１１・・・ＰＳ
Ｇ膜、１５・・・サイドウオール、１６・・・溝、１９
・・・第２サイドウオール、２０・・・溝、２１・・・
Ｐウェル、２２・・・Ｎウェル。 代理人 弁理士 高 橋 明 失 策 １ 図 第 ３ 図 第 ２ 図 どＡ） （Ｂ） 第 ２ 図
例の断面図である。 １、ＩＡ、ＩＢ・・・ＭＯ８Ｆ’ＥＴ１２・・・半導体
基板、３・・・フィールド絶縁膜、４・・・ゲート絶縁
膜、５・・・ゲート電極、６・・・ソース・ドレイン領
域、７・・・低不純物濃度領域、８・・・領域主部、９
・・・絶縁膜、１０・・・５ｉｎ２膜、１１・・・ＰＳ
Ｇ膜、１５・・・サイドウオール、１６・・・溝、１９
・・・第２サイドウオール、２０・・・溝、２１・・・
Ｐウェル、２２・・・Ｎウェル。 代理人 弁理士 高 橋 明 失 策 １ 図 第 ３ 図 第 ２ 図 どＡ） （Ｂ） 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、オフセット構造のＭＯＳＦＥＴのソース０ドレイン
領域を、低不純物濃度のオフセット部と、その外側に連
なる領域主部とで構成し、この領域主部はオフセット部
よりも深く形成すると共に基板側との界面に絶縁膜を介
在させたことを特徴とする半導体装置。 ２、領域主部を高不純物濃度の半導体材料で形成してな
る特許請求の範囲第１項記載の半導体装置。 ３、領域主部を金属又は金属シリサイドで形成してなる
特許請求の範囲第１項記載の半導体装置。 ４、ＭＯＳＦＥＴのソース・ドレイン領域の形成に際し
、先に低不純物濃度のオフセット部を形成し、その後領
域主部に相当する部位の半導体基板にオフセット部より
も深い溝を形成し、この溝の内面に絶縁膜を形成した上
で溝内に低抵抗材料を充填して領域主部を構成したこと
を特徴とする半導体装置の製造方法。 ５、オフセット部をゲートを極を利用した自己整合法に
より形成し、その後ゲート電極にサイドウオールを形成
しかつこれをマスクとして領域主部の溝をエツチング形
成してなる特許請求の範囲第４項記載の半導体装置の製
造方法。 ６、溝内面を酸化して酸化膜を形成し、この酸化膜を絶
縁膜として形成してなる特許請求の範囲第４項又は第５
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015213A JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015213A JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161669A true JPS60161669A (ja) | 1985-08-23 |
| JPH067596B2 JPH067596B2 (ja) | 1994-01-26 |
Family
ID=11882592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015213A Expired - Lifetime JPH067596B2 (ja) | 1984-02-01 | 1984-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067596B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147359A (ja) * | 1986-08-11 | 1988-06-20 | テキサス インスツルメンツ インコーポレイテツド | 集積回路 |
| WO1999025025A1 (de) * | 1997-11-07 | 1999-05-20 | Siemens Aktiengesellschaft | Mos-transistor und verfahren zu dessen herstellung |
| US7528453B2 (en) * | 2002-10-07 | 2009-05-05 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
| CN103426753A (zh) * | 2012-05-14 | 2013-12-04 | 中芯国际集成电路制造(上海)有限公司 | 源漏区的制备方法和mos器件 |
-
1984
- 1984-02-01 JP JP59015213A patent/JPH067596B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147359A (ja) * | 1986-08-11 | 1988-06-20 | テキサス インスツルメンツ インコーポレイテツド | 集積回路 |
| WO1999025025A1 (de) * | 1997-11-07 | 1999-05-20 | Siemens Aktiengesellschaft | Mos-transistor und verfahren zu dessen herstellung |
| US7528453B2 (en) * | 2002-10-07 | 2009-05-05 | Infineon Technologies Ag | Field effect transistor with local source/drain insulation and associated method of production |
| US7824993B2 (en) * | 2002-10-07 | 2010-11-02 | Infineon Technologies Ag | Field-effect transistor with local source/drain insulation and associated method of production |
| US9240462B2 (en) | 2002-10-07 | 2016-01-19 | Infineon Technologies Ag | Field-effect transistor with local source/drain insulation and associated method of production |
| CN103426753A (zh) * | 2012-05-14 | 2013-12-04 | 中芯国际集成电路制造(上海)有限公司 | 源漏区的制备方法和mos器件 |
| CN103426753B (zh) * | 2012-05-14 | 2016-06-22 | 中芯国际集成电路制造(上海)有限公司 | 源漏区的制备方法和mos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH067596B2 (ja) | 1994-01-26 |
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