JPS60167355A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60167355A JPS60167355A JP2317484A JP2317484A JPS60167355A JP S60167355 A JPS60167355 A JP S60167355A JP 2317484 A JP2317484 A JP 2317484A JP 2317484 A JP2317484 A JP 2317484A JP S60167355 A JPS60167355 A JP S60167355A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polysilicon
- gate electrode
- sio2
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 13
- 238000004519 manufacturing process Methods 0.000 title description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims abstract description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 11
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 14
- 229910052681 coesite Inorganic materials 0.000 abstract description 7
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 7
- 239000000377 silicon dioxide Substances 0.000 abstract description 7
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 7
- 229910052682 stishovite Inorganic materials 0.000 abstract description 7
- 229910052905 tridymite Inorganic materials 0.000 abstract description 7
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract description 3
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 3
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 230000006837 decompression Effects 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置等の半導体装置の製造方法に関
するものである。
するものである。
従来例の構成とその問題点
近年、半導体装置はますます高性能化、高密度化されて
いる。
いる。
以下に従来の半導体装置について説明する。
第１図は従来の半導体装置のＭＯＳＦＥＴ の断面図を
示すものであり、１は半導体基板、２はゲート電極、３
は層間絶縁膜、４はアルミニウム配線、５はフィールド
酸化膜、６はゲート酸化膜、７はソース・ドレイン拡散
層である。
示すものであり、１は半導体基板、２はゲート電極、３
は層間絶縁膜、４はアルミニウム配線、５はフィールド
酸化膜、６はゲート酸化膜、７はソース・ドレイン拡散
層である。
しかしながら、従来層間絶縁膜３はＣＶＤ−８ｉ、０２
膜よ多構成されていて、前記膜には多数のピンホールが
存在しておシ、そのためゲート電極２とアルミニウム配
線４とが短絡するという問題点を有していた。
膜よ多構成されていて、前記膜には多数のピンホールが
存在しておシ、そのためゲート電極２とアルミニウム配
線４とが短絡するという問題点を有していた。
発明の目的
不発明は前記従来の問題点全解消するもので、ゲート電
極とアルミニウム配線との短絡の発生しない半導体装置
の製造方法全提供することを目的とする。
極とアルミニウム配線との短絡の発生しない半導体装置
の製造方法全提供することを目的とする。
発明の構成
不発明は、層間絶縁膜（ＣＶＤ−８ｉ、Ｏ□膜）を形成
したのち、前記膜上にポリシリコンを成長させ、さらに
それを全て酸化し、緻密な酸化膜を形成することにより
、ゲート電極とアルミニウム配線を完全に絶縁する半導
体装置の製造を可能とする。
したのち、前記膜上にポリシリコンを成長させ、さらに
それを全て酸化し、緻密な酸化膜を形成することにより
、ゲート電極とアルミニウム配線を完全に絶縁する半導
体装置の製造を可能とする。
実施例の説明
第２図（ａ）〜（Ｃ）は不実施例の製造工程を説明する
ものであり、用いた半導体基板１はＰ形（１００）、比
抵抗１ｏΩ（７）のものである。第２図（ａ）に示すよ
うに、ゲート電極２の上に周知の工程によシ、５ＩＨ４
と０２ガスを用いたＣＶＤ法によシＳｉＯ２を約Ｏ，Ｓ
μｍ成長させ、層間絶縁膜３を形成する。次に、同図（
ｂ）のように前記膜上にＳｉＨ４ガス全周いた減圧ＣＶ
Ｄ法によりポリシリコン５を約０．２μｍ成長させる。
ものであり、用いた半導体基板１はＰ形（１００）、比
抵抗１ｏΩ（７）のものである。第２図（ａ）に示すよ
うに、ゲート電極２の上に周知の工程によシ、５ＩＨ４
と０２ガスを用いたＣＶＤ法によシＳｉＯ２を約Ｏ，Ｓ
μｍ成長させ、層間絶縁膜３を形成する。次に、同図（
ｂ）のように前記膜上にＳｉＨ４ガス全周いた減圧ＣＶ
Ｄ法によりポリシリコン５を約０．２μｍ成長させる。
その後同図（Ｃ）に示すように前記ポリシリコン５ｉ１
０００℃、ウェット０２中で３０分間で完全に酸化させ
、緻密なＳｉＯ２膜６を形成する。この後は周知の方法
を用いて装置を完成した。
０００℃、ウェット０２中で３０分間で完全に酸化させ
、緻密なＳｉＯ２膜６を形成する。この後は周知の方法
を用いて装置を完成した。
以上のように、本実施例によれば、ＣＶＤ−’ＳｉＯ２
膜によって形成されたゲート電極とアルミニウム配線の
層間絶縁膜上にポリシリコンを成長はせ、きらに前記ポ
リシリコンを完全に酸化し、ＳｉＯ２膜全形成すること
により、ゲート電極とアルミニウム配ｍを完全に絶縁す
ることが可能となる。
膜によって形成されたゲート電極とアルミニウム配線の
層間絶縁膜上にポリシリコンを成長はせ、きらに前記ポ
リシリコンを完全に酸化し、ＳｉＯ２膜全形成すること
により、ゲート電極とアルミニウム配ｍを完全に絶縁す
ることが可能となる。
発明の効果
以上のように、不発明は、ＣＶＤ−５ｉ０２膜によシ（
構成された、ゲート電極とアルミニウム配線の両層間絶
縁膜上にポリシリコン全成長させ、それを完全に酸化し
て３ｉ０２膜を形成することにより、ゲート電極とアル
にラム配置ｉｉ”ｘ完全に絶縁することが可能となり、
その実用的効果は太きい。
構成された、ゲート電極とアルミニウム配線の両層間絶
縁膜上にポリシリコン全成長させ、それを完全に酸化し
て３ｉ０２膜を形成することにより、ゲート電極とアル
にラム配置ｉｉ”ｘ完全に絶縁することが可能となり、
その実用的効果は太きい。
第１図は従来の半導体装置のＭＯＳＦＥＴ の断面図、
第２図（ａ）〜（Ｃ）は不発明の半導体装置の製造工程
断面図である。 １・・・・・半導体基板、２・・・・ゲート電極、３・
・・・・・層間絶縁膜、４・・・・アルミニウム配線、
５・・・・・・ポリシリコン、６・・・・・５ｉ０２膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
第２図（ａ）〜（Ｃ）は不発明の半導体装置の製造工程
断面図である。 １・・・・・半導体基板、２・・・・ゲート電極、３・
・・・・・層間絶縁膜、４・・・・アルミニウム配線、
５・・・・・・ポリシリコン、６・・・・・５ｉ０２膜
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- ゲート電極上にＣＶＤ −５ｉｏ２膜を形成し、このＣ
ＶＤ −Ｓ ｉｏ２膜上にポリシリコン層を成長させ、
さらに前記ポリシリコン層を完全に酸化して５ｉ０２膜
を形成し、前記ＣＶＤ−８ｉｎ、、膜とＳｉう膜とをゲ
ート電極とアルミニウム配線の層間絶縁膜とすることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317484A JPS60167355A (ja) | 1984-02-09 | 1984-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2317484A JPS60167355A (ja) | 1984-02-09 | 1984-02-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60167355A true JPS60167355A (ja) | 1985-08-30 |
Family
ID=12103264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2317484A Pending JPS60167355A (ja) | 1984-02-09 | 1984-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60167355A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104445U (ja) * | 1985-12-23 | 1987-07-03 | ||
| KR19980053667A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146254A (en) * | 1980-04-14 | 1981-11-13 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS57134937A (en) * | 1981-02-13 | 1982-08-20 | Nec Corp | Semiconductor device |
-
1984
- 1984-02-09 JP JP2317484A patent/JPS60167355A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56146254A (en) * | 1980-04-14 | 1981-11-13 | Matsushita Electronics Corp | Manufacture of semiconductor device |
| JPS57134937A (en) * | 1981-02-13 | 1982-08-20 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62104445U (ja) * | 1985-12-23 | 1987-07-03 | ||
| KR19980053667A (ko) * | 1996-12-27 | 1998-09-25 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2932552B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60167355A (ja) | 半導体装置の製造方法 | |
| JPS5856263B2 (ja) | 半導体装置の製造方法 | |
| JPS61222172A (ja) | Ｍｏｓｆｅｔのゲ−ト絶縁膜形成方法 | |
| JPH05243519A (ja) | 半導体メモリ装置 | |
| JPH039572A (ja) | 半導体装置の製造方法 | |
| JPH0454390B2 (ja) | ||
| JPS5984570A (ja) | 半導体装置用キヤパシタの製造方法 | |
| JPS632375A (ja) | 半導体記憶装置の製造方法 | |
| JPS6230494B2 (ja) | ||
| JPS61268043A (ja) | 半導体装置の製造方法 | |
| JPS609155A (ja) | 記憶装置 | |
| JPS5889854A (ja) | 半導体装置 | |
| JPS61220455A (ja) | 半導体記憶装置の製造方法 | |
| JPS58155767A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS60121769A (ja) | Ｍｉｓ半導体装置の製法 | |
| JPS63177454A (ja) | 半導体装置の製造方法 | |
| JPS60245159A (ja) | 半導体装置の製造方法 | |
| JPS63129649A (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JPS62174944A (ja) | 半導体装置の製造方法 | |
| JPH03112151A (ja) | 能動層積層素子 | |
| JPS62123770A (ja) | 半導体装置 | |
| JPS60187044A (ja) | 半導体装置の製造方法 | |
| JPS60245270A (ja) | 半導体装置の製造方法 | |
| JPH01241137A (ja) | 半導体装置の製造方法 |