JPS60187044A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60187044A JPS60187044A JP4337484A JP4337484A JPS60187044A JP S60187044 A JPS60187044 A JP S60187044A JP 4337484 A JP4337484 A JP 4337484A JP 4337484 A JP4337484 A JP 4337484A JP S60187044 A JPS60187044 A JP S60187044A
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- wiring
- polycrystalline silicon
- metal silicide
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にメタルシリ
サイドを配線として用いる半導体装置の製造に使用され
るものである。
サイドを配線として用いる半導体装置の製造に使用され
るものである。
一般的に半導体装置のゲート電極及び配線としては多結
晶シリコンが用いられているが、微細化とともｌこ高速
化が製品としての重要な条件となるため、多結晶シリコ
ンの抵抗が無視できないものとなっている。
晶シリコンが用いられているが、微細化とともｌこ高速
化が製品としての重要な条件となるため、多結晶シリコ
ンの抵抗が無視できないものとなっている。
そこで、多結晶シリコンより１オ一ダー程度抵抗が低い
モリブデンシリサイド、タングステンシリサイド等のメ
タルシリサイドが新たな電極配線として注目され、一部
では製品への実用化が行なわれている。
モリブデンシリサイド、タングステンシリサイド等のメ
タルシリサイドが新たな電極配線として注目され、一部
では製品への実用化が行なわれている。
従来、メタルシリサイドを配線として用いた半導体装置
を製造する場合、まず第１図（ａＨこ示すようにシリコ
ン基板Ｉ上に例えば酸化膜２を介して形成された例えば
多結晶シリコンからなる第１層配線３上に層間絶縁膜４
を形成し、更に全面に第２層配線となる例えばモリブデ
ンシリサイド（Ｍ０８！ｌ ）膜５を堆積する。この後
、Ｍｏ５ｔ、膜５をパターニングして電極配線を形成す
る。ところが、 Ｍｏ８ ｉ、 ＄５を堆積した後、酸
化等の熱処理工程を行なうと、第１図（ｂ）に示すよう
に第１層配線３の端部の形状に対応する段差部近傍でＭ
ｏＳｉ、膜５が断線してしまう。これは、熱処理の前後
でＭｏＳｉ、膜５自身の膨張、収縮から生じるストレス
が段差部近傍で最大となるためであると考えられる。
を製造する場合、まず第１図（ａＨこ示すようにシリコ
ン基板Ｉ上に例えば酸化膜２を介して形成された例えば
多結晶シリコンからなる第１層配線３上に層間絶縁膜４
を形成し、更に全面に第２層配線となる例えばモリブデ
ンシリサイド（Ｍ０８！ｌ ）膜５を堆積する。この後
、Ｍｏ５ｔ、膜５をパターニングして電極配線を形成す
る。ところが、 Ｍｏ８ ｉ、 ＄５を堆積した後、酸
化等の熱処理工程を行なうと、第１図（ｂ）に示すよう
に第１層配線３の端部の形状に対応する段差部近傍でＭ
ｏＳｉ、膜５が断線してしまう。これは、熱処理の前後
でＭｏＳｉ、膜５自身の膨張、収縮から生じるストレス
が段差部近傍で最大となるためであると考えられる。
そこで、メタルシリサイドを用いた第２層配線の断線に
対する対策として第２層配線を多結晶シリコンとメタル
シリサイドとを積層したいわゆるポリサイド構造とする
ことが行なわれている。すなわち、第２図に示す如くシ
リコン基板Ｉｌ上に例えば酸化膜１２を介して形成され
た第１層配線１３上に層間絶縁膜１４を形成し、更に全
面に多結晶シリコン膜１５及びＭｏ８ ｉ、膜Ｉ６を堆
積する。このようにすれば、熱処理により図示の如（Ｍ
ｏＳｉ、膜Ｉ６が断線したとしても、その下の多結晶シ
リコン膜Ｉ５によって導電性を補うことができる。
対する対策として第２層配線を多結晶シリコンとメタル
シリサイドとを積層したいわゆるポリサイド構造とする
ことが行なわれている。すなわち、第２図に示す如くシ
リコン基板Ｉｌ上に例えば酸化膜１２を介して形成され
た第１層配線１３上に層間絶縁膜１４を形成し、更に全
面に多結晶シリコン膜１５及びＭｏ８ ｉ、膜Ｉ６を堆
積する。このようにすれば、熱処理により図示の如（Ｍ
ｏＳｉ、膜Ｉ６が断線したとしても、その下の多結晶シ
リコン膜Ｉ５によって導電性を補うことができる。
しかし、この方法ではＭｏＳｉ、膜Ｉ６“の断線部で電
流が多結晶シリコン膜Ｉ５を流れ、しかも電流密度が高
くなり抵抗値が増大する。したがって、ＭｏＳｉ、膜１
６の断線箇所が何箇所もあれば、そ東だけ配線抵抗が増
加し、メタルシリサイドを配線として用いるメリットは
低下する。
流が多結晶シリコン膜Ｉ５を流れ、しかも電流密度が高
くなり抵抗値が増大する。したがって、ＭｏＳｉ、膜１
６の断線箇所が何箇所もあれば、そ東だけ配線抵抗が増
加し、メタルシリサイドを配線として用いるメリットは
低下する。
なお、上述したポリサイド構造を用いる場合、配線抵抗
はメタルシリサイド下の多結晶シリコン膜の膜厚に依存
し、この膜厚が厚いほど抵抗値は低くなる。したがって
、多結晶シリコン膜の膜厚を厚くすれば、抵抗の増大を
ある程度防止することができるが、新たに配線の加工性
の低下という問題が生じる。
はメタルシリサイド下の多結晶シリコン膜の膜厚に依存
し、この膜厚が厚いほど抵抗値は低くなる。したがって
、多結晶シリコン膜の膜厚を厚くすれば、抵抗の増大を
ある程度防止することができるが、新たに配線の加工性
の低下という問題が生じる。
本発明は上記事情に鑑みてなされたものであり、メタル
シリサイドを配線として用いる場合に、加工性を低下さ
せることなくメタルシリサイドの断線による配線抵抗の
増大を防止し得る半導体装置の製造方法を提供しようと
するものである。
シリサイドを配線として用いる場合に、加工性を低下さ
せることなくメタルシリサイドの断線による配線抵抗の
増大を防止し得る半導体装置の製造方法を提供しようと
するものである。
本発明の半導体装置の製造方法は、電極あるいは配線と
なるメタルシリサイド膜を形成した後、熱処理してメタ
ルシリサイド膜を段差部で断線させ、更にメタルシリサ
イド膜上に多結晶シリコン膜を形成して断線部は埋込む
ことにより、加工性を低下させることなく配線抵抗の増
大を防止するものである。
なるメタルシリサイド膜を形成した後、熱処理してメタ
ルシリサイド膜を段差部で断線させ、更にメタルシリサ
イド膜上に多結晶シリコン膜を形成して断線部は埋込む
ことにより、加工性を低下させることなく配線抵抗の増
大を防止するものである。
以下、本発明の実施例を第３図（ａｌ 、 （ｂｌ及び
第４図を参照して説明する。
第４図を参照して説明する。
まず、シリコン基板２１上に酸化膜２２を介して第１層
配線２３を形成する。次に、第１層配線２３上に層間絶
縁＠２４を形成した後、全面に例えば膜厚１ｏｏｏ＆の
リンドープ多結晶シリコン膜２５及び膜厚３０００λの
Ｍｏ５ｉ２１１２６を順次堆積する。つづいて、例えば
１０００℃で１０分間熱処理を行ない、 ＭｏＳｉ、膜
２６の段差部を断線させる（第２図（ａｔ図示）。次い
で、減圧ＣＶＤ法により全面に膜厚２ｏｏｉのリンドー
プ多結晶シリコン膜２７を堆積し、Ｍｏ８ｉ。
配線２３を形成する。次に、第１層配線２３上に層間絶
縁＠２４を形成した後、全面に例えば膜厚１ｏｏｏ＆の
リンドープ多結晶シリコン膜２５及び膜厚３０００λの
Ｍｏ５ｉ２１１２６を順次堆積する。つづいて、例えば
１０００℃で１０分間熱処理を行ない、 ＭｏＳｉ、膜
２６の段差部を断線させる（第２図（ａｔ図示）。次い
で、減圧ＣＶＤ法により全面に膜厚２ｏｏｉのリンドー
プ多結晶シリコン膜２７を堆積し、Ｍｏ８ｉ。
膜２６の断線部に埋込む。次いで、多結晶シリコン＠２
７、ＭｏＳｉ、膜２６及び多結晶シリコン膜２５を順次
パターニングして第２層配線を形成する（同図（ｂ１図
示）。
７、ＭｏＳｉ、膜２６及び多結晶シリコン膜２５を順次
パターニングして第２層配線を形成する（同図（ｂ１図
示）。
しかして本発明方法によれば、第３図中実線で示すよう
に電流はＭｏＳｉ、膜２６の断線部において、多結晶シ
リコン膜２５だけでなく断線部に埋込まれた多結晶シリ
コン膜２７をも流れる。
に電流はＭｏＳｉ、膜２６の断線部において、多結晶シ
リコン膜２５だけでなく断線部に埋込まれた多結晶シリ
コン膜２７をも流れる。
すなわち、第３図中配線で示す従来の方法により製造さ
れた配線よりもはるかに１！流パスが多くなる。したが
って、Ｍｏ８輸膜２６の断線部における電流密度は従来
よりも低下し、配線抵抗の増大を防止することができる
。また、第２層配線（ポリサイド層）の膜厚を増加させ
る必要がないので加工性の点でも問題が生じることはな
いＯ 膜２６下に多結晶シリコン膜を形成しない場合でも同様
の効果を得ることができる。
れた配線よりもはるかに１！流パスが多くなる。したが
って、Ｍｏ８輸膜２６の断線部における電流密度は従来
よりも低下し、配線抵抗の増大を防止することができる
。また、第２層配線（ポリサイド層）の膜厚を増加させ
る必要がないので加工性の点でも問題が生じることはな
いＯ 膜２６下に多結晶シリコン膜を形成しない場合でも同様
の効果を得ることができる。
また、ＭｏＳｉ、嘆２６を堆積した後に熱酸化を行なう
ような場合にはＭｏＳｉ、膜２６表面に酸化膜が形成さ
れるが、ＭｏＳｉ、膜２６上に直接多結晶シリコン＠２
７を形成するために、多結晶シリコン膜２７の堆積前に
Ｍｏ８ｉ、膜２６上の酸化膜を除去すればよい。
ような場合にはＭｏＳｉ、膜２６表面に酸化膜が形成さ
れるが、ＭｏＳｉ、膜２６上に直接多結晶シリコン＠２
７を形成するために、多結晶シリコン膜２７の堆積前に
Ｍｏ８ｉ、膜２６上の酸化膜を除去すればよい。
更に、上記実施例では第１層配線２３の端部の形状に対
応する段差部について説明を行なったが、第１層配線２
３の端部以外の段差部についても全て本発明方法を適用
できることは勿論である。
応する段差部について説明を行なったが、第１層配線２
３の端部以外の段差部についても全て本発明方法を適用
できることは勿論である。
以上詳述した如く本発明の半導体装置によれば、加工性
を低下させることなく極めて低抵抗の電極配線を形成で
きる等顕著な効果を奏するものである。
を低下させることなく極めて低抵抗の電極配線を形成で
きる等顕著な効果を奏するものである。
第１図（ａｌ及び山）は従来の配線の形成方法を示す断
面図、第２図は従来の他の配線の形成方法を示す断面図
、第３図（ａ）及び（ｂｌは本発明の実施例における配
線の形成方法を示す断面図、第４図は本発明の実施例に
おいて形成された配線中の電流の流れを示す説明図、第
５図は本発明の他の実施例における配線の形成方法を示
す断面図である。 ２１・・・シリコン基板、２２・・・酸化膜、２３・、
。 第１層配線、２４・・・層間絶縁膜、２５．２７・・・
多結晶シリコン膜、２６・・・Ｍｏ８ｉ、＠。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 。 第４図
面図、第２図は従来の他の配線の形成方法を示す断面図
、第３図（ａ）及び（ｂｌは本発明の実施例における配
線の形成方法を示す断面図、第４図は本発明の実施例に
おいて形成された配線中の電流の流れを示す説明図、第
５図は本発明の他の実施例における配線の形成方法を示
す断面図である。 ２１・・・シリコン基板、２２・・・酸化膜、２３・、
。 第１層配線、２４・・・層間絶縁膜、２５．２７・・・
多結晶シリコン膜、２６・・・Ｍｏ８ｉ、＠。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 。 第４図
Claims (2)
- （１） メタルシリサイドを電極あるいは配線として用
いる半導体装置を製造するにあたり、メタルシリサイド
膜を形成した後、熱処理し、更にメタルシリサイド膜上
に多結晶シリコン膜を形成することを特徴とする半導体
装置の製造方法。 - （２） メタルシリサイド膜を形成し、熱処理した後、
メタルシリサイド膜表面の酸化膜を除去し、更にメタル
シリサイド膜上に多結晶シリコン膜を形成する特許請求
の範囲第１項記載の半導体装置の製造方法。 （３１多結晶シリコン膜が不純物を含む低抵抗多結晶シ
リコン膜である特許請求の範囲第１項又は第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337484A JPS60187044A (ja) | 1984-03-07 | 1984-03-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4337484A JPS60187044A (ja) | 1984-03-07 | 1984-03-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187044A true JPS60187044A (ja) | 1985-09-24 |
Family
ID=12662061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4337484A Pending JPS60187044A (ja) | 1984-03-07 | 1984-03-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11022714B2 (en) | 2016-12-23 | 2021-06-01 | Weatherford U.K. Limited | Antenna for downhole communication |
-
1984
- 1984-03-07 JP JP4337484A patent/JPS60187044A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11022714B2 (en) | 2016-12-23 | 2021-06-01 | Weatherford U.K. Limited | Antenna for downhole communication |
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