JPS60170242A - 半導体装置連結体 - Google Patents
半導体装置連結体Info
- Publication number
- JPS60170242A JPS60170242A JP59026362A JP2636284A JPS60170242A JP S60170242 A JPS60170242 A JP S60170242A JP 59026362 A JP59026362 A JP 59026362A JP 2636284 A JP2636284 A JP 2636284A JP S60170242 A JPS60170242 A JP S60170242A
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- semiconductor integrated
- integrated circuit
- semiconductor device
- insulating plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
不発明は半導体装置、特に樹脂封止型の半導体集積回路
装置に関するものである。
装置に関するものである。
フラットパッケージと称される半導体集積回路装置を例
にとって従来技術を説明すると、第１図に示すように、
１枚の金属板をプレス又はエツチングにより、アイラン
ド部２ｂおよび複数のり−ド２ａでなる単位パターンを
多数有するリードフレームを形成し、この後、半導体集
積回路素子１をリードフレームのアイランド部２ｂｌＣ
搭載して半導体集積回路素子ＩＰ３の電極とリードフレ
ームのリード２ａとを金属細線３により結線する。更に
、樹脂４によりモールド成形を行なった後、リードフレ
ームから切シ離し電気的特性の選別及びスクリーング工
程へ進むことになる。この様な方法によれば１選別・ス
クリーニング工程では半導体集積回路装置を１個ずつ個
別に取扱わねばならない為、自動化が困難であり工数低
減を図る上で大きな障害であった。
にとって従来技術を説明すると、第１図に示すように、
１枚の金属板をプレス又はエツチングにより、アイラン
ド部２ｂおよび複数のり−ド２ａでなる単位パターンを
多数有するリードフレームを形成し、この後、半導体集
積回路素子１をリードフレームのアイランド部２ｂｌＣ
搭載して半導体集積回路素子ＩＰ３の電極とリードフレ
ームのリード２ａとを金属細線３により結線する。更に
、樹脂４によりモールド成形を行なった後、リードフレ
ームから切シ離し電気的特性の選別及びスクリーング工
程へ進むことになる。この様な方法によれば１選別・ス
クリーニング工程では半導体集積回路装置を１個ずつ個
別に取扱わねばならない為、自動化が困難であり工数低
減を図る上で大きな障害であった。
不発明の目的は、リードフレーム状態で選別・スクリー
ニング工程を処理できることを可能にした半導体集積回
路装置を提供するものである。
ニング工程を処理できることを可能にした半導体集積回
路装置を提供するものである。
本発明はリードフレームに予め絶縁板を貼シ付けておき
、リード切断後も絶縁板金用いてモールド本体をリード
フレームに保持するようにしたものである。
、リード切断後も絶縁板金用いてモールド本体をリード
フレームに保持するようにしたものである。
次に、第２図及び第３図全参照して本発明の一実施例を
詳細に説明しよう。
詳細に説明しよう。
まず、第３図（ａ）に示すように、従来と同じようにし
て多数のアイランド部２ｂおよびリード２ａを有するリ
ードフレーム２を形成し、さらに、絶縁体でな９．門枠
５ｂが本体５Ｃと連結部５ａで連結された絶縁板５を形
成する。門枠５ｂは、リードフレーム２のアイランド２
ｂよりも大きな穴を有する。そして、これらリードフレ
ーム２と絶縁体５とを貼り付ける。その後、第２図にボ
すように、半導体集積回路素子１をリードフレーム２の
アイランド２ｂに搭載し、半導体集ね回路素子１の電極
とリードフレームのリードと全金属細線３によ、り結線
し、樹脂４によυモールド成形を行々つ。そして、リー
ドフレーム２とモールド成形された半導体集積回路装置
のリードを切断する。
て多数のアイランド部２ｂおよびリード２ａを有するリ
ードフレーム２を形成し、さらに、絶縁体でな９．門枠
５ｂが本体５Ｃと連結部５ａで連結された絶縁板５を形
成する。門枠５ｂは、リードフレーム２のアイランド２
ｂよりも大きな穴を有する。そして、これらリードフレ
ーム２と絶縁体５とを貼り付ける。その後、第２図にボ
すように、半導体集積回路素子１をリードフレーム２の
アイランド２ｂに搭載し、半導体集ね回路素子１の電極
とリードフレームのリードと全金属細線３によ、り結線
し、樹脂４によυモールド成形を行々つ。そして、リー
ドフレーム２とモールド成形された半導体集積回路装置
のリードを切断する。
このとき、絶縁板は切断しない。この結果、第３図（ｂ
ｌに示すように、複数の半導体集積［凹路装置が絶縁板
５を介してリードフレーム２と連結された状態となる。
ｌに示すように、複数の半導体集積［凹路装置が絶縁板
５を介してリードフレーム２と連結された状態となる。
このような方法によって組立が完了した半導体集積回路
装置は次の選別・スクリーニング工程をフレームにつな
がった状態で処理することが可能となる。最終的には選
別・スクリーニング工程が終わった後、フレーム２との
連結部である絶縁板５を切断し、−個の半導体乗積回路
装置とする。
装置は次の選別・スクリーニング工程をフレームにつな
がった状態で処理することが可能となる。最終的には選
別・スクリーニング工程が終わった後、フレーム２との
連結部である絶縁板５を切断し、−個の半導体乗積回路
装置とする。
以上のように、選別・スクリーニング工程の処理がフレ
ーム状態でき、従来の様に１個ずつ処理するのに比べ、
工数が大巾に低減できる。
ーム状態でき、従来の様に１個ずつ処理するのに比べ、
工数が大巾に低減できる。
第１図は従来の半導体集積回路装置であり、（ａ）はそ
の断面図、（１）ｌｌｄ ＩＪ−ドフレーム上部の樹脂
を除いた状態で見た右半分の上面図である。第２図は不
発明の一実施例である半導体集積回路装置であり、ｌａ
ｌはその断面図（ａ）、 （ｂｌはリードフレーム上部
の樹脂全除いた状態で見た右半分の上面図である。第３
図（ａｌは不発明の半導体集積回路装置ｆ、構成するリ
ードフレームと絶縁板を貼シ合わせる所を示す斜視図で
あり、（ｂ）は半導体素子が搭載され、モールド成形が
完了した状態全示す斜視図である。 １ ・・・半導体集積回路素子、２ａ、２ｂ・・・ リ
ードフレーム、３・・・・金蔵細線、４・ ・モールド
樹脂、５・・・・絶縁板。
の断面図、（１）ｌｌｄ ＩＪ−ドフレーム上部の樹脂
を除いた状態で見た右半分の上面図である。第２図は不
発明の一実施例である半導体集積回路装置であり、ｌａ
ｌはその断面図（ａ）、 （ｂｌはリードフレーム上部
の樹脂全除いた状態で見た右半分の上面図である。第３
図（ａｌは不発明の半導体集積回路装置ｆ、構成するリ
ードフレームと絶縁板を貼シ合わせる所を示す斜視図で
あり、（ｂ）は半導体素子が搭載され、モールド成形が
完了した状態全示す斜視図である。 １ ・・・半導体集積回路素子、２ａ、２ｂ・・・ リ
ードフレーム、３・・・・金蔵細線、４・ ・モールド
樹脂、５・・・・絶縁板。
Claims (1)
- 複数の半導体装置が、それぞれの半導体装置の内部に一
部が含まれた絶縁体により互いに連結し、各々の半導体
装置は前記絶縁体に貼り付けられた前記半導体装置の外
部導出リードと同じ材料の金属層の開孔内に形成されて
いることを特徴とする半導体装置連結体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59026362A JPS60170242A (ja) | 1984-02-15 | 1984-02-15 | 半導体装置連結体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59026362A JPS60170242A (ja) | 1984-02-15 | 1984-02-15 | 半導体装置連結体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60170242A true JPS60170242A (ja) | 1985-09-03 |
Family
ID=12191378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026362A Pending JPS60170242A (ja) | 1984-02-15 | 1984-02-15 | 半導体装置連結体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170242A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988005962A1 (en) * | 1987-01-28 | 1988-08-11 | Lsi Logic Corporation | Support assembly for integrated circuits |
-
1984
- 1984-02-15 JP JP59026362A patent/JPS60170242A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1988005962A1 (en) * | 1987-01-28 | 1988-08-11 | Lsi Logic Corporation | Support assembly for integrated circuits |
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