JPH079943B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は、電荷蓄積部である容量と絶縁ゲート電界効果
トランジスタを含んでなる半導体記憶装置における電荷
蓄積部の構造およびその製造方法に関するものである。

荷電の形で二進情報を貯蔵する半導体メモリセルはセル
面積が小さいため、高集積、大容量、メモリセルとして
秀れている。特にメモリセルとして一つのトランジスタ
と一つの容量からなるメモリセル（以下1T1Cセルと略
す）は、構成要素も少なく、セル面積も小さいため高集
積メモリ用メモリセルとして重要である。ところでメモ
リの高集積化によるメモリセルサイズの縮小に伴い、1T
1Cセル構造における容量部面積が減少してきている。そ
して容量部面積の減少による記憶電荷量の減少は、耐α
粒子問題、センスアンプの感度の劣化を引き起す。

従来、このような問題点を解決するため、メモリセル面
積の縮小にもかかわらず大きな記憶容量部を形成する方
法として半導体基板内に溝を設け、この溝の側面と半導
体基板間に容量を形成する方法が知られている。

第１図に従来よく知られている、溝を用いて容量部を形
成する1T1Cセルの一例を示す。第１図において、３が容
量電極で反転層６との間に薄い絶縁膜２を設けることに
より記憶容量部を形成している。４はスイッチングトラ
ンジスタのゲート電極でワード線に接続されており、ビ
ット線に接続されている拡散層５と反転層６の間の電荷
の移動を制御する。

しかしながら、従来の溝を用いて容量部を形成する1T1C
セルはその構造上容量部としての溝を素子領域内に形成
している。このため溝形成領域部の寸法および溝と分離
領域間のマージン分だけセル寸法がどうしても大きくな
る。今後さらに高集積化が進みセル寸法の微細化が要求
されると従来の溝を用いた1T1Cセルはその構造上セルサ
イズの微細化に限界が出てくるという欠点を有してい
る。

本発明は、溝を用いて容量部を形成する1T1Cセルにおい
て容量部の面積を極度に縮小し高集積化に適した容量部
構造及びその製造方法を提供することを目的とする。

本発明によれば、第１導電型半導体基板表面に設けられ
た２段の深さを有する溝、この２段の溝の浅い方の溝の
対向する側壁に形成された第２導電型領域、深い溝の底
に形成された基板より高濃度の第１導電型領域、少なく
とも前記溝部内壁を被う絶縁性物質、前記絶縁性物質に
接し前記溝部を埋める基準電位を与えられた導電性物
質、前記第１導電型半導体基板表面に設けられ、前記絶
縁性物質に接し、前記第２導電型領域に電気的に接続し
形成されたMISトランジスタのソース電極である第２導
電型領域を備えたことを特徴とする半導体記憶装置が得
られる。

さらに本発明によれば、第１導電型半導体基板上に第１
の溝を形成する工程、容量部形成領域の前記第１の溝の
内壁に第１の第２導電型領域を形成する工程、前記第１
の溝底部をエッチングして第２の溝を形成する工程、該
第２の基板より高濃度の第１導電型領域を形成する工
程、前記第1,第２の溝表面に絶縁膜を形成する工程、前
記第1,第２の溝内を導電性物質で埋める工程、該導電性
物質の上部を絶縁性物質で被う工程、前記第１の第２導
電型領域に電気的に接続するように第２の第２導電型領
域を形成する工程を含むことを特徴とする半導体記憶装
置の製造方法が得られる。

以下本発明の典型的な実施例を図面を用いて詳述する。
第２図（ａ），（ｂ），（ｃ），（ｄ），（ｅ），
（ｆ），（ｇ），（ｈ），（ｉ），（ｊ）は本発明にお
ける溝を用いて容量部を形成する製造プロセスを順を追
って示した模式的断面図である。

第２図（ａ）は、ｐ型シリコン単結晶基板11上に薄い二
酸化珪素膜12、窒化珪素膜13、および厚い二酸化珪素膜
14を順次形成した後、溝形成領域以外をレジスト15で被
い、さらにこのレジスタ15をエッチングマスクとして反
応性スパッタエッチングにより前記二酸化珪素膜15、窒
化珪素膜14、二酸化珪素膜13を順次エッチング除去後ひ
き続き前記レジスト15および二酸化珪素膜14をエッチン
グマスクとして前記シリコン基板11をエッチングして第
１の溝Ａを形成した状態を示す。

第２図（ｂ）は、前記レジスト15を除去した後、熱酸化
法により前記溝Ａ表面に二酸化珪素膜16を形成し、その
後レジスト17を全面に塗布、さらにその表面にシリコン
18を薄く蒸着し、さらに溝容量部となる領域以外をレジ
スト19で被った状態を示す。

第２図（ｃ）は、前記レジスト19をエッチングマスクと
して前記シリコン18をエッチングし、その後前記シリコ
ン18′をエッチングマスクとして前記レジスト17をエッ
チング除去した状態を示す。ここでレジスト17をエッチ
ングする１手段としては例えば酸素ガスを用いた反応性
スパッタエッチ技術がある。

第２図（ｄ）は前記シリコン18′を除去した後、前記レ
ジスト17′をエッチングマスクとして前記二酸化珪素膜
16をエッチング除去し、さらに前記二酸化珪素膜14をマ
スクとして容量形成領域の溝内にのみシリコン基板11と
異なる導電型不純物例えば燐の拡散層20を形成した状態
を示す。

第２図（ｅ）は、前記二酸化珪素膜14をエッチングマス
クとして反応性スパッタエッチにより前記シリコン基板
11をエッチングし、さらに深い溝Ｂを形成後、熱酸化法
により前記溝の表面に二酸化珪素膜21を形成し、続いて
前記二酸化珪素膜14をマスクとして溝Ｂの底にイオン注
入法により基板11と同一導電型不純物層22を形成した状
態を示す。

第２図（ｆ）は、レジストを全面に形成した後、前述し
たのと同様に酸素ガスを用いた反応性スパッタエッチに
より溝の中にのみレジスト23を残した状態を示す。

第２図（ｇ）は前記レジスト23をマスクとして前記二酸
化珪素膜14、窒化珪素膜13および二酸化珪素膜12を順次
エッチング除去した状態を示す。

第２図（ｈ）は、前記レジスト23および二酸化珪素膜21
を除去後ウェハー全面に二酸化珪素膜24、窒化珪素膜2
5、およびリンドープした多結晶シリコン26を順次形成
した状態を示す。ここでリンドープ多結晶シリコン26は
前記溝を十分に埋めるように厚く形成する。

第２図（ｉ）は、前記リンドープ多結晶シリコン26を表
面よりエッチングして溝内にのみリンドープ多結晶シリ
コン26′を残した後、前記窒化珪素膜25をマスクとして
溝に埋めた前記リンドープ多結晶シリコン26′を酸化
し、溝上部に二酸化珪素膜27を形成した状態を示す。前
記窒化珪素膜25は薄く形成するので前記リンドープ多結
晶シリコン26を酸化する際、前記窒化珪素膜25は完全に
酸化されるが、前記リンドープ多結晶シリコン26′と前
記窒化珪素膜25とでは酸化レートに大きな差があり、素
子領域上の二酸化珪素膜厚27′と分離領域上の二酸化珪
素膜厚との間には大きな差がある。

第２図（ｊ）は前記素子領域上の二酸化珪素膜27′を除
去した後、熱酸化法により素子領域上に薄い二酸化珪素
膜28を形成、しかる後にワード線に接続しているスイッ
チングトランジスタのゲート電極29,29′を形成し、次
にビット線に接続している拡散層30A,30A′と拡散層2
0′に電気的に接続している拡散層30B,30B′とをイオン
注入法により同時に形成した状態を示す。

第２図（ｊ）は、本発明によって形成される半導体記憶
装置の模式的断面図を示している。これを用いて本発明
による半導体記憶装置の動作について以下に述べる。電
荷を記憶する場合、ワード線に接続されたスイッチング
トランジスタをONにすることによりビット線に接続され
た拡散層30Aから溝の側壁に形成された拡散層20′に電
荷が蓄積されて記憶状態となる。ただし溝の中の埋めた
リンドープ多結晶シリコン26′は接地状態にしておく。
この時、蓄積容量はほぼ容量電極であるリンドープ多結
晶シリコン26′と拡散層20′との間に形成された絶縁膜
の容量と拡散層20′からシリコン基板11中に広がった空
乏層容量の和で構成される。記憶した電荷を読み出す場
合、ワード線に接続されたスイッチングトランジスタを
ONにしてビット線に接続した拡散層30Aに拡散層20′に
蓄積された電荷を移動させて読み出しを行う。

このように本発明による半導体記憶装置の動作は従来の
ものと同じである。そして従来のと同様記憶容量の増加
も形成する溝の深さを深くすることにより容易にでき
る。しかしながら、本発明による半導体記憶装置は溝を
分離領域に形成している。即ち分離領域が容量部を兼ね
ている点が従来のものと大きく異なる点である。分離領
域に溝を形成することにより、素子領域に溝を形成して
いる従来の半導体記憶装置よりその寸法を大幅に縮小で
きる。そして溝の中に埋めたリンドープ多結晶シリコン
を接地しているので、十分な素子間の分離特性が得られ
る。さらに容量電極であるリンドープ多結晶シリコンは
溝の中に埋められているので素子表面が平坦であるとい
う特徴がある。

以上述べたように本発明によれば、微細な面積において
も記憶容量を大きく取ることができるため、高集積化に
適した半導体記憶装置が容易に得られる。

【図面の簡単な説明】

第１図は従来の溝を用いて容量部を形成した1T1Cセルの
模式的断面図であり、第２図（ａ），（ｂ），（ｃ），
（ｄ），（ｅ），（ｆ），（ｇ），（ｈ），（ｉ），
（ｊ）は、本発明の実施例をプロセスを追って示した模
式的断面図である。 図において各記号はそれぞれ次のものを示す。 1,11:シリコン基板、2,12,14,16,21,24,27,27′,28:二
酸化珪素膜、3,26′：容量電極、4,29,29′：ワード線
に接続されたスイッチングトランジスタのゲート電極、
5,30A,30A′：ビット線に接続された拡散層、6:反転
層、13,25:窒化珪素膜、15,17,17′,19,23:レジスト、1
8,18′：シリコン、20,20′,30B,30′：基板と異なる導
電型不純物拡散層、22:基板と同一導電型不純物拡散
層、A,B:溝。

Claims (2)

【特許請求の範囲】
1. 【請求項１】第１導電型半導体基板表面に設けられた２
   段の深さを有する溝、この２段の溝の浅い方の溝の対向
   する側壁に形成された第２導電型領域、深い溝の底に形
   成された基板より高濃度の第１導電型領域、少なくとも
   前記溝部内壁を被う絶縁性物質、前記絶縁性物質に接し
   前記溝部を埋め基準電位を与えられた導電性物質、前記
   第１導電型半導体基板表面に設けられ、前記絶縁性物質
   に接し、前記第２導電型領域に電気的に接続し形成され
   たMISトランジスタのソース電極である第２導電型領域
   を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】第１導電型半導体基板上に第１の溝を形成
   する工程、容量部形成領域の前記第１の溝の内壁に第１
   の第２導電型領域を形成する工程、前記第１の溝底部を
   エッチングして第２の溝を形成する工程、該第２の溝底
   部に基板より高濃度の第１導電型領域を形成する工程、
   前記第１、第２の溝表面に絶縁膜を形成する工程、前記
   第１、第２の溝内を導電性物質で埋める工程、該導電性
   物質の上部を絶縁性物質で被う工程、前記第１の第２導
   電型領域に電気的に接続するように第２の第２導電型領
   域を形成する工程を含むことを特徴とする半導体記憶装
   置の製造方法。