JPS60180236A - 同期多重方式 - Google Patents
同期多重方式Info
- Publication number
- JPS60180236A JPS60180236A JP3552184A JP3552184A JPS60180236A JP S60180236 A JPS60180236 A JP S60180236A JP 3552184 A JP3552184 A JP 3552184A JP 3552184 A JP3552184 A JP 3552184A JP S60180236 A JPS60180236 A JP S60180236A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- signals
- staff
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 title claims description 26
- 238000000034 method Methods 0.000 claims description 7
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 235000014121 butter Nutrition 0.000 description 5
- 238000001514 detection method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/17—Time-division multiplex systems in which the transmission channel allotted to a first user may be taken away and re-allotted to a second user if the first user becomes inactive, e.g. TASI
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル通信方式における同期多重方式に関
する。
する。
従来、第１因に示すような同期多重回路がある。
図において、低次群入力信号１および低次群入力信号２
は周知のスタッフ同期回路７により２多重化されスタッ
フ同期信号入が形成される。同様に低次群入力信号３，
４および低次群入力信号６゜７についてもそれぞれスタ
ッフ同期回路８，９により２多重化されスタッフ同期信
号ＢおよびＣが形成される。スタッフ同期回路７，８．
９（バッツァメモリ）へ入力するクロック信号（読み出
しクロック）は、高次群クロック発生回路１０により作
られる信号を３分周回路１１により３分周した信号を用
いる。したがって、各スタッフ同期信号の位相は互いに
同期がとれている状態で、同期多重回路１２へ入力する
。同期多重回路１２では各スタッフ同期信号Ａ、Ｂ、Ｃ
を高次群クロック発生回路１０により３多重化し高次群
出力信号１３として出力する。高次群出力信号１３の出
カバターンを第２図（ａｌに示す。図においてスタッフ
同期信号Ａ、Ｂ、Ｃが順番に挿入されている。
は周知のスタッフ同期回路７により２多重化されスタッ
フ同期信号入が形成される。同様に低次群入力信号３，
４および低次群入力信号６゜７についてもそれぞれスタ
ッフ同期回路８，９により２多重化されスタッフ同期信
号ＢおよびＣが形成される。スタッフ同期回路７，８．
９（バッツァメモリ）へ入力するクロック信号（読み出
しクロック）は、高次群クロック発生回路１０により作
られる信号を３分周回路１１により３分周した信号を用
いる。したがって、各スタッフ同期信号の位相は互いに
同期がとれている状態で、同期多重回路１２へ入力する
。同期多重回路１２では各スタッフ同期信号Ａ、Ｂ、Ｃ
を高次群クロック発生回路１０により３多重化し高次群
出力信号１３として出力する。高次群出力信号１３の出
カバターンを第２図（ａｌに示す。図においてスタッフ
同期信号Ａ、Ｂ、Ｃが順番に挿入されている。
いま、スタッフ同期信号Ａが入力断となった場合、同期
多重回路１２の高次群出力信号１３は第２１ｇ（ｂ）に
示すような信号パターンとなる。しかし、スタッフ同期
信号ＢもしくはＣのマーク率が低い場合には高次群出力
信号のマーク率が減少し、情報ビット″′Ｏ″の連続が
増大するため、受信側のクロック抽出が非常に困難とな
る欠点を有する。
多重回路１２の高次群出力信号１３は第２１ｇ（ｂ）に
示すような信号パターンとなる。しかし、スタッフ同期
信号ＢもしくはＣのマーク率が低い場合には高次群出力
信号のマーク率が減少し、情報ビット″′Ｏ″の連続が
増大するため、受信側のクロック抽出が非常に困難とな
る欠点を有する。
本発明は上記欠点を除去するため、スタッフ同期信号が
入力断となった場合、高次群出力信号の情報ビット″′
Ｏｎの連続を抑圧する同期多重方式を提供することにお
る。
入力断となった場合、高次群出力信号の情報ビット″′
Ｏｎの連続を抑圧する同期多重方式を提供することにお
る。
本発明では、互いに同期化されたＮ個の信号を一定の順
序に配置して同期多重する方式において、入力するＮ個
のスタッフ信号を監視し入力断の場合には特殊バター／
をスタッフ同期信号として同期多重化する同期多重方式
が得られる。
序に配置して同期多重する方式において、入力するＮ個
のスタッフ信号を監視し入力断の場合には特殊バター／
をスタッフ同期信号として同期多重化する同期多重方式
が得られる。
本発明では高次群出力信号の情報ビット″０″連続を抑
圧する。
圧する。
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第３図は本発明の実施例を示すブロック図でおる。図に
おいて、スタッフ同期回路７．８．９はそれぞれ従来と
同様にスタッフ同期信号を形成し、３分周回路１１９出
力に同期した各スタッフ同期信号Ａ、Ｂ 、Ｃをそれぞ
れ各入力断検出回路１５゜１６．１７に出力する。一方
、特殊パターン発生回路１４は高次群クロック発生回路
１０の出力クロックに同期した特殊バター７の信号（以
下特殊バター７信号と称す）を発生し、各入力断検出回
路１５，１６．１７へ出力する。
おいて、スタッフ同期回路７．８．９はそれぞれ従来と
同様にスタッフ同期信号を形成し、３分周回路１１９出
力に同期した各スタッフ同期信号Ａ、Ｂ 、Ｃをそれぞ
れ各入力断検出回路１５゜１６．１７に出力する。一方
、特殊パターン発生回路１４は高次群クロック発生回路
１０の出力クロックに同期した特殊バター７の信号（以
下特殊バター７信号と称す）を発生し、各入力断検出回
路１５，１６．１７へ出力する。
入力断検出回路１５，１６．１７はそれぞれスタッフ同
期信号Ａ、Ｂ、Ｃの入力を監視しており、スタッフ同期
信号の入力がある場合は、それをその′１′！同期多重
回路１２へ出力し、また入力断を検出するとただちに特
殊パターン発生回路４からの特殊バター７信号を入力ス
タッフ同期信号の代わりに同期多重回路１２へ出力する
。第４図は、スタッフ同期信号入が断のときの同期多重
回路１２の出力信号を示す。このように本来ならスタッ
フ同期信号Ａが存在すべき位置に特殊パターン信号（＊
印で示す）が挿入される。
期信号Ａ、Ｂ、Ｃの入力を監視しており、スタッフ同期
信号の入力がある場合は、それをその′１′！同期多重
回路１２へ出力し、また入力断を検出するとただちに特
殊パターン発生回路４からの特殊バター７信号を入力ス
タッフ同期信号の代わりに同期多重回路１２へ出力する
。第４図は、スタッフ同期信号入が断のときの同期多重
回路１２の出力信号を示す。このように本来ならスタッ
フ同期信号Ａが存在すべき位置に特殊パターン信号（＊
印で示す）が挿入される。
なお、特殊パターン信号は情報ビット″′０”の連続を
なるべく小さくするよう決めておく。
なるべく小さくするよう決めておく。
以上説明したように本発明によれば、スタッフ同期信号
が断になった場合、情報ビット″０″の連続が抑圧され
受信側で容易に抽出を行うことが出来る。
が断になった場合、情報ビット″０″の連続が抑圧され
受信側で容易に抽出を行うことが出来る。
また、本発明は３つの信号の同期多重方式に限定される
ことなくすべての同期多重方式において入力断時に情報
ビット″０”連続を抑圧する効果を有する。
ことなくすべての同期多重方式において入力断時に情報
ビット″０”連続を抑圧する効果を有する。
第１図は従来の同期多重回路を示すブロック口。
第２図（ａ） 、 （ｂ）は従来の高次群出力信号のパ
ターンを示す波形図、第３図は本発明の一実施例を示す
ブロック図、第４図は、本発明の実施例により得られる
高次群出力信号のバター／を示す波形図である。 第１図および第３図において、１〜６・・・・・・低次
群入力信号、７〜９・・・・・・スタッフ同期回路％
１０・・・・・・高次群クロック発生回路、１１・・・
・・・３分周回路、１２・・・・・・同期多重回路、１
３・・・・・・高次群出力信号、１４・・・・・・特殊
パターン発生回路、１５〜１７・・・・・・入力断検出
回路、Ａ、Ｂ、Ｃ・・・・・・スタッフ同期出力信号。 を１別 阜２頂 半４０ ネ ６ Ｃ木 ６ Ｃネ ８ Ｃネ ８Ｃめ３文
ターンを示す波形図、第３図は本発明の一実施例を示す
ブロック図、第４図は、本発明の実施例により得られる
高次群出力信号のバター／を示す波形図である。 第１図および第３図において、１〜６・・・・・・低次
群入力信号、７〜９・・・・・・スタッフ同期回路％
１０・・・・・・高次群クロック発生回路、１１・・・
・・・３分周回路、１２・・・・・・同期多重回路、１
３・・・・・・高次群出力信号、１４・・・・・・特殊
パターン発生回路、１５〜１７・・・・・・入力断検出
回路、Ａ、Ｂ、Ｃ・・・・・・スタッフ同期出力信号。 を１別 阜２頂 半４０ ネ ６ Ｃ木 ６ Ｃネ ８ Ｃネ ８Ｃめ３文
Claims (1)
- 互いに同期化されたＮ個の信号を一定の順序に配置して
同期多重するディジタル信号の同期多重方式において、
前記同期化された信号ビットを監視し、その同期化され
た信号の入力断を検出した場合には、前記同期化された
信号の代わりに特殊パターンを同期多重することを特徴
とする同期多重方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3552184A JPS60180236A (ja) | 1984-02-27 | 1984-02-27 | 同期多重方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3552184A JPS60180236A (ja) | 1984-02-27 | 1984-02-27 | 同期多重方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60180236A true JPS60180236A (ja) | 1985-09-14 |
Family
ID=12444049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3552184A Pending JPS60180236A (ja) | 1984-02-27 | 1984-02-27 | 同期多重方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60180236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125537A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | フレーム同期方式 |
| JPH02294127A (ja) * | 1989-05-08 | 1990-12-05 | Nec Eng Ltd | 補助信号多重化方式 |
-
1984
- 1984-02-27 JP JP3552184A patent/JPS60180236A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02125537A (ja) * | 1988-11-04 | 1990-05-14 | Nec Corp | フレーム同期方式 |
| JPH02294127A (ja) * | 1989-05-08 | 1990-12-05 | Nec Eng Ltd | 補助信号多重化方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4791652A (en) | Synchronization of asynchronous data signals | |
| CA1313573C (en) | Complex multiplexer/demultiplexer apparatus | |
| JPS60180236A (ja) | 同期多重方式 | |
| JPH069346B2 (ja) | 同期伝送のための周波数変換方法 | |
| JPS6347299B2 (ja) | ||
| JP2671834B2 (ja) | 誤り検出回路 | |
| KR910013967A (ko) | 대기 시간 지터 감소용 회로를 가진 디멀티플렉서 | |
| JP2594765B2 (ja) | 時分割多重回路 | |
| JPS58196742A (ja) | デイジタル信号多重方法 | |
| JPH0134490B2 (ja) | ||
| JP2590923B2 (ja) | 多重化ｐｃｍ信号中継装置 | |
| JP2591857B2 (ja) | クロック従属方式 | |
| JPS62168437A (ja) | 多重化方式 | |
| JPH0630480B2 (ja) | 速度変換回路 | |
| JP2727927B2 (ja) | インタフェース装置 | |
| JPH04150326A (ja) | 同期式サブレートデータ分離方式 | |
| JP2776606B2 (ja) | フレーム同期装置 | |
| JPH0313138A (ja) | 従属同期方法 | |
| JPS6330822B2 (ja) | ||
| JPH02125537A (ja) | フレーム同期方式 | |
| JPH03175831A (ja) | スタツフ同期多重変換装置 | |
| JPH03112230A (ja) | フレーム同期制御方式 | |
| JPS63190440A (ja) | 回線誤り検出回路 | |
| JPH02112342A (ja) | フレーム重畳クロック分配装置 | |
| JPH03244237A (ja) | 非同期データ伝送システム |