JPH0150036B2 - - Google Patents
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- Publication number
- JPH0150036B2 JPH0150036B2 JP59127826A JP12782684A JPH0150036B2 JP H0150036 B2 JPH0150036 B2 JP H0150036B2 JP 59127826 A JP59127826 A JP 59127826A JP 12782684 A JP12782684 A JP 12782684A JP H0150036 B2 JPH0150036 B2 JP H0150036B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- control unit
- control
- read
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、情報処理システムに於けるメモリア
クセスの制御方式に関するものである。
クセスの制御方式に関するものである。
近年半導体技術特に集積技術の進歩に伴い、１
つのパツケージに多数の論理素子を搭載すること
が可能となり、マイクロプロセツサ（MPU）や、
256Kビツトのランダムアクセスメモリ（RAM）
が安価で供給されるようになつた。
つのパツケージに多数の論理素子を搭載すること
が可能となり、マイクロプロセツサ（MPU）や、
256Kビツトのランダムアクセスメモリ（RAM）
が安価で供給されるようになつた。
このような高集積回路（LSI）、或いは複数の
LSIを搭載してより高度の機能を実現するように
したプリント板等では、外部との接続に必要な接
続端子の数に制限があり、例えば複数のLSIを搭
載するプリント板においては、プリント板に装着
し得る接続用ピンの数に制限があり、機能の高度
化が出来ないと言う問題が出て来ている。
LSIを搭載してより高度の機能を実現するように
したプリント板等では、外部との接続に必要な接
続端子の数に制限があり、例えば複数のLSIを搭
載するプリント板においては、プリント板に装着
し得る接続用ピンの数に制限があり、機能の高度
化が出来ないと言う問題が出て来ている。
従来の、文字又は２値画像のデータを記憶し、
データの入れ換えのための書込やデイスプレイ表
示の為の読出しを行う所謂ALTER／DISPLAY
用のメモリの制御を例にとると、文字又は２値画
像の属性毎にメモリの制御単位を別にするので、
属性の種類の数によつて制御単位が増加すること
になり、制御線が増加することになる。
データの入れ換えのための書込やデイスプレイ表
示の為の読出しを行う所謂ALTER／DISPLAY
用のメモリの制御を例にとると、文字又は２値画
像の属性毎にメモリの制御単位を別にするので、
属性の種類の数によつて制御単位が増加すること
になり、制御線が増加することになる。
制御にMPUを用い、外部メモリとして夫々制
御単位となるRAMをｎ個使用する例では、各
RAM夫々に書込み指示線（WE）、読出し指示
（OE）線があり、又、各RAMに共通化可能な接
地線（GND）と電源供給線（Vcc）アドレス線
があり、更に、書込用、読出用を兼用し各RAM
に共通化可能なデータ線（バス）がある。
御単位となるRAMをｎ個使用する例では、各
RAM夫々に書込み指示線（WE）、読出し指示
（OE）線があり、又、各RAMに共通化可能な接
地線（GND）と電源供給線（Vcc）アドレス線
があり、更に、書込用、読出用を兼用し各RAM
に共通化可能なデータ線（バス）がある。
このようなｎ個のRAMをMPUに接続すると
なると、可能な限り共通化、兼用化を図つても、
例えば、１個のRAMの記憶容量を64Kb（8b×
8KW）とすると、データ線８本と、8KWをアド
レスする13ビツト（213）のためのアドレス線13
本が必要となり、総ピン数Ｎは Ｎ＝2n＋８＋13＋２ となり、ｎ＝８のとき、39本もの多数となるの
で、ｎが増大してもピン数が少なくて済む方式が
望まれていた。
なると、可能な限り共通化、兼用化を図つても、
例えば、１個のRAMの記憶容量を64Kb（8b×
8KW）とすると、データ線８本と、8KWをアド
レスする13ビツト（213）のためのアドレス線13
本が必要となり、総ピン数Ｎは Ｎ＝2n＋８＋13＋２ となり、ｎ＝８のとき、39本もの多数となるの
で、ｎが増大してもピン数が少なくて済む方式が
望まれていた。
上記のｎ個のRAMをLSIパツケージ又はプリ
ント板に収容しようとすると、LSIパツケージ又
はプリント板に装着された接続ピン数の制限にか
かり、RAMの個数ｎを減らすことになり高密度
実装が制限される問題がある。
ント板に収容しようとすると、LSIパツケージ又
はプリント板に装着された接続ピン数の制限にか
かり、RAMの個数ｎを減らすことになり高密度
実装が制限される問題がある。
一方、前述のALTER／DISPLAY用のメモリ
等ではデータ転送速度が5Mb／ｓ以下であり、
本発明はこのような低速の場合に所要接続ピン数
を最小にしてこの問題を解決せんとするものであ
る。
等ではデータ転送速度が5Mb／ｓ以下であり、
本発明はこのような低速の場合に所要接続ピン数
を最小にしてこの問題を解決せんとするものであ
る。
上記の本発明の目的は、複数の制御単位よりな
るメモリの各制御単位毎に、制御部がデータの書
込み及び読出しを行うメモリシステムにおいて、
前記メモリの全ての制御単位に書込データ、読出
データ及びアドレスデータ用の各シフトレジスタ
と、前記各制御単位に１段を対応させた制御単位
指定用シフトレジスタとを設け、該各シフトレジ
スタを全て従続接続してスキヤンチエーンを構成
し、該スキヤンチエーンの入力端と出力端とを前
記制御部に接続すると共に、前記制御部の制御に
より該スキヤンチエーンをシフトするためのスキ
ヤンクロツクパルスを発生するクロツク発生部と
を設け、前記制御部は、書込時には、該書込を行
う制御単位の指定データ、書込データ及びアドレ
スデータを準備し、クロツク発生部を制御して前
記スキヤンチエーンを所定段数シフトすることに
より、該各データを入力端か該指定された制御単
位の対応する各レジスタにセツトした後書込を行
い、読出時には、該読出を行う制御単位の指定デ
ータ及びアドレスデータを準備し、クロツク発生
部を制御して前記スキヤンチエーンを所定段数シ
フトすることにより、該各データを入力端から該
指定された制御単位の対応する各レジスタにセツ
トした後、前記指定した制御単位の読出シフトレ
ジスタに読出を行い、しかる後に再度クロツク発
生部を制御し所定段数シフトして前記読出用シフ
トレジスタのデータを前記出力端より受け取るこ
とにより読出を行うことを特徴とするメモリ制御
方式により達成される。
るメモリの各制御単位毎に、制御部がデータの書
込み及び読出しを行うメモリシステムにおいて、
前記メモリの全ての制御単位に書込データ、読出
データ及びアドレスデータ用の各シフトレジスタ
と、前記各制御単位に１段を対応させた制御単位
指定用シフトレジスタとを設け、該各シフトレジ
スタを全て従続接続してスキヤンチエーンを構成
し、該スキヤンチエーンの入力端と出力端とを前
記制御部に接続すると共に、前記制御部の制御に
より該スキヤンチエーンをシフトするためのスキ
ヤンクロツクパルスを発生するクロツク発生部と
を設け、前記制御部は、書込時には、該書込を行
う制御単位の指定データ、書込データ及びアドレ
スデータを準備し、クロツク発生部を制御して前
記スキヤンチエーンを所定段数シフトすることに
より、該各データを入力端か該指定された制御単
位の対応する各レジスタにセツトした後書込を行
い、読出時には、該読出を行う制御単位の指定デ
ータ及びアドレスデータを準備し、クロツク発生
部を制御して前記スキヤンチエーンを所定段数シ
フトすることにより、該各データを入力端から該
指定された制御単位の対応する各レジスタにセツ
トした後、前記指定した制御単位の読出シフトレ
ジスタに読出を行い、しかる後に再度クロツク発
生部を制御し所定段数シフトして前記読出用シフ
トレジスタのデータを前記出力端より受け取るこ
とにより読出を行うことを特徴とするメモリ制御
方式により達成される。
本発明の一実施例を図によつて説明する。
図は本発明の一実施例の制御方式のブロツク図
である。
である。
SVP１は外部からの要求を受け、夫々制御単
位となつているｎ個のRAM３ａ〜３ｎの選択及
び読出し、書込みを行う制御部で後述する制御用
シフトレジスタ（図示省略）を有している。
位となつているｎ個のRAM３ａ〜３ｎの選択及
び読出し、書込みを行う制御部で後述する制御用
シフトレジスタ（図示省略）を有している。
各制御単位のRAM３ａ〜３ｎには、図のよう
に、夫々シフトレジスタを、書込レジスタ
WDREG４ａ〜４ｎ、読出レジスタRDREG５ａ
〜５ｎ及びアドレスレジスタADREG６ａ〜６ｎ
として設けると共に、各段が夫々RAM３ａ〜３
ｎに対応するフリツプフロツプ（段）FF７ａ〜
７ｎを有する制御単位指定用シフトレジスタが設
けてある。
に、夫々シフトレジスタを、書込レジスタ
WDREG４ａ〜４ｎ、読出レジスタRDREG５ａ
〜５ｎ及びアドレスレジスタADREG６ａ〜６ｎ
として設けると共に、各段が夫々RAM３ａ〜３
ｎに対応するフリツプフロツプ（段）FF７ａ〜
７ｎを有する制御単位指定用シフトレジスタが設
けてある。
これらの、各制御単位のRAM３ａ〜３ｎに対
応して設けたシフトレジスタ４ａ〜４ｎ，５ａ〜
５ｎ，６ａ〜２ｎ及び７ａ〜７ｎは、全てを従続
接続し（本実施例では、図において時計廻りに順
に従続接続）、入力端SIと出力端SOとは夫々制御
部SVP１の制御用シフトレジスタの出力端と入
力端に接続されて、本実施例ではループ状のスキ
ヤンチエーンを構成している。
応して設けたシフトレジスタ４ａ〜４ｎ，５ａ〜
５ｎ，６ａ〜２ｎ及び７ａ〜７ｎは、全てを従続
接続し（本実施例では、図において時計廻りに順
に従続接続）、入力端SIと出力端SOとは夫々制御
部SVP１の制御用シフトレジスタの出力端と入
力端に接続されて、本実施例ではループ状のスキ
ヤンチエーンを構成している。
制御用シフトレジスタは、各制御単位の各レジ
スタの内の最大段数となるレジスタ（本実施例で
はアドレス用シフトレジスタADREG６ａ〜６
ｎ）の段数とし、スキヤンチエーンの入力端SIと
出力端SOとに従続接続されている。
スタの内の最大段数となるレジスタ（本実施例で
はアドレス用シフトレジスタADREG６ａ〜６
ｎ）の段数とし、スキヤンチエーンの入力端SIと
出力端SOとに従続接続されている。
スキヤンチエーンは、制御部SVP１がクロツ
ク発生部２を制御して発生するスキヤンクロツク
SCLKがその各段に供給されるようになつてお
り、発生クロツク数を制御することによりスキヤ
ンチエーンを所定段数シフト制御することが出来
るようになつている。
ク発生部２を制御して発生するスキヤンクロツク
SCLKがその各段に供給されるようになつてお
り、発生クロツク数を制御することによりスキヤ
ンチエーンを所定段数シフト制御することが出来
るようになつている。
一方、制御部SVP１からは、書込指示信号WE
又は読出指示信号OEが出力されるようになつて
おり、図示のようにこの信号と制御単位指定用シ
フトレジスタの段FF７ａ〜７ｎの出力とのAND
によつて指定された制御単位のメモリが選択され
ると共に書込又は読出が指示されるようになつて
いる。
又は読出指示信号OEが出力されるようになつて
おり、図示のようにこの信号と制御単位指定用シ
フトレジスタの段FF７ａ〜７ｎの出力とのAND
によつて指定された制御単位のメモリが選択され
ると共に書込又は読出が指示されるようになつて
いる。
次に、書込、読出の動作を説明する。
書込時には、制御部SVP１は、アドレスデー
タ、書込データ及び書込を行う制御単位の指定デ
ータ（ビツト位置で指定）を順次制御レジスタの
所定段に準備し、クロツク発生部２を制御してス
キヤンチエーンを所定段数シフトすることによ
り、準備したデータをスキヤンチエーンの入力端
SIから指定した制御単位の対応する各レジスタに
セツトした後、制御部SVP１が書込指示信号WE
を送出し、指定されたRAMにおいて、アドレス
レジスタADREGのアドレスに書込シフトレジス
タWDREGから書込みを行う。
タ、書込データ及び書込を行う制御単位の指定デ
ータ（ビツト位置で指定）を順次制御レジスタの
所定段に準備し、クロツク発生部２を制御してス
キヤンチエーンを所定段数シフトすることによ
り、準備したデータをスキヤンチエーンの入力端
SIから指定した制御単位の対応する各レジスタに
セツトした後、制御部SVP１が書込指示信号WE
を送出し、指定されたRAMにおいて、アドレス
レジスタADREGのアドレスに書込シフトレジス
タWDREGから書込みを行う。
この各レジスタのセツト動作は、スキヤンチエ
ーンを構成した時、各シフトレジスタの各段のス
キヤンチエーン上の順番（位置）は分かつてお
り、制御シフトレジスタにデータを準備して、次
のデータの位置迄シフトさせ、次のデータを制御
シフトレジスタに準備して、更に次のデータの位
置迄シフトし……の動作を所要データについて所
定のシフト段数で行うことにより、準備したデー
タを各レジスタにセツトすることが出来る。この
原理は読出の場合も同様である。
ーンを構成した時、各シフトレジスタの各段のス
キヤンチエーン上の順番（位置）は分かつてお
り、制御シフトレジスタにデータを準備して、次
のデータの位置迄シフトさせ、次のデータを制御
シフトレジスタに準備して、更に次のデータの位
置迄シフトし……の動作を所要データについて所
定のシフト段数で行うことにより、準備したデー
タを各レジスタにセツトすることが出来る。この
原理は読出の場合も同様である。
読出時には、制御部SVP１は、アドレスデー
タ及び読出を行う制御単位の指定データを準備
し、クロツク発生部２を制御してスキヤンチエー
ンを所定段数シフトすることにより、各データを
入力端SIから指定された制御単位の対応する各レ
ジスタにセツトした後、制御部SVP１が読出指
示信号０Ｅを送出し、指定した制御単位におい
て、アドレスレジスタADREGのアドレスのデー
タを読出シフトレジスタRDREGに読出を行い、
しかる後に再度クロツク発生部２を制御し所定段
数シフトして読出用シフトレジスタRDREGのデ
ータを出力端SOより制御シフトレジスタに受け
取ることにより読出を行うことが出来る。
タ及び読出を行う制御単位の指定データを準備
し、クロツク発生部２を制御してスキヤンチエー
ンを所定段数シフトすることにより、各データを
入力端SIから指定された制御単位の対応する各レ
ジスタにセツトした後、制御部SVP１が読出指
示信号０Ｅを送出し、指定した制御単位におい
て、アドレスレジスタADREGのアドレスのデー
タを読出シフトレジスタRDREGに読出を行い、
しかる後に再度クロツク発生部２を制御し所定段
数シフトして読出用シフトレジスタRDREGのデ
ータを出力端SOより制御シフトレジスタに受け
取ることにより読出を行うことが出来る。
以上のように、本発明の方式によるデータの書
込、読出は、各レジスタをシフトレジスタとし
て、全シフトレジスタを従続接続して構成したス
キヤンチエーンのクロツクによるシフト動作によ
るので、転送スピードの点でスキヤンクロツク
SLCKの１クロツク毎に１ビツトの直列伝送と等
価になり、スキヤンクロツクSLCKの周期が
200nsならば、5Mb／ｓ程度となるが、前述の
ALTER／DISPLAYのような目的には充分であ
る。
込、読出は、各レジスタをシフトレジスタとし
て、全シフトレジスタを従続接続して構成したス
キヤンチエーンのクロツクによるシフト動作によ
るので、転送スピードの点でスキヤンクロツク
SLCKの１クロツク毎に１ビツトの直列伝送と等
価になり、スキヤンクロツクSLCKの周期が
200nsならば、5Mb／ｓ程度となるが、前述の
ALTER／DISPLAYのような目的には充分であ
る。
一方、ｎ個のRAMとして、従来の技術の項で
のべた例に本発明を適用すると、所要ピン数Ｎは （SI＋SO）＋（WE＋0E） ＋（SLCK×２）＋（GND＋Vcc）＝８ となり、ｎに比例して増加する部分がなくなり、
ｎは無関係となり、ｎが８の時は８／39≒１／４
に低減される。
のべた例に本発明を適用すると、所要ピン数Ｎは （SI＋SO）＋（WE＋0E） ＋（SLCK×２）＋（GND＋Vcc）＝８ となり、ｎに比例して増加する部分がなくなり、
ｎは無関係となり、ｎが８の時は８／39≒１／４
に低減される。
以上説明したように、本発明によれば、
ALTER／DISPLAY等のように比較的低速の読
出、書込動作で済む用途で、複数の制御単位のメ
モリを接続ピン数を最少にして使用することが出
来る効果がある。
ALTER／DISPLAY等のように比較的低速の読
出、書込動作で済む用途で、複数の制御単位のメ
モリを接続ピン数を最少にして使用することが出
来る効果がある。
図は本発明の一実施例のブロツク図である。図
に於いて、 １は制御部SVP、２はクロツク発生部、３ａ
〜３ｎはランダムアクセスメモリRAM、４ａ〜
４ｎは書込レジスタWDREG、５ａ〜５ｎは読出
レジスタRDREG、６ａ〜６ｎはアドレスレジス
タADREG、７ａ〜７ｎはフリツプフロツプFF、
である。
に於いて、 １は制御部SVP、２はクロツク発生部、３ａ
〜３ｎはランダムアクセスメモリRAM、４ａ〜
４ｎは書込レジスタWDREG、５ａ〜５ｎは読出
レジスタRDREG、６ａ〜６ｎはアドレスレジス
タADREG、７ａ〜７ｎはフリツプフロツプFF、
である。
Claims (1)
- 【特許請求の範囲】 １ 複数の制御単位よりなるメモリの各制御単位
毎に、制御部がデータの書込み及び読出しを行う
メモリシステムにおいて、 前記メモリの全ての制御単位に書込データ、読
出データ及びアドレスデータ用の各シフトレジス
タと、前記各制御単位に１段を対応させた制御単
位指定用シフトレジスタとを設け、該各シフトレ
ジスタを全て従続接続してスキヤンチエーンを構
成し、該スキヤンチエーンの入力端と出力端とを
前記制御部に接続すると共に、前記制御部の制御
により該スキヤンチエーンをシフトするためのス
キヤンクロツクパルスを発生するクロツク発生部
とを設け、 前記制御部は、書込時には、該書込を行う制御
単位の指定データ、書込データ及びアドレスデー
タを準備し、クロツク発生部を制御して前記スキ
ヤンチエーンを所定段数シフトすることにより、
該各データを入力端から該指定された制御単位の
対応する各レジスタにセツトした後書込を行い、 読出時には、該読出を行う制御単位の指定デー
タ及びアドレスデータを準備し、クロツク発生部
を制御して前記スキヤンチエーンを所定段数シフ
トすることにより、該各データを入力端から端指
定された制御単位の対応する各レジスタにセツト
した後、前記指定した制御単位の読出シフトレジ
スタに読出を行い、 しかる後に再度クロツク発生部を制御し所定段
数シフトして前記読出用シフトレジスタのデータ
を前記出力端より受け取ることにより読出を行う
ことを特徴とするメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127826A JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127826A JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS618786A JPS618786A (ja) | 1986-01-16 |
| JPH0150036B2 true JPH0150036B2 (ja) | 1989-10-26 |
Family
ID=14969623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127826A Granted JPS618786A (ja) | 1984-06-21 | 1984-06-21 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618786A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100580179B1 (ko) | 2003-11-25 | 2006-05-16 | 삼성전자주식회사 | 동시 변경 출력을 감소시키기 위한 방법 및 집적 회로 장치 |
-
1984
- 1984-06-21 JP JP59127826A patent/JPS618786A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS618786A (ja) | 1986-01-16 |
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