JPS60181859A - 集合チヤネルの制御方式 - Google Patents
集合チヤネルの制御方式Info
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- JPS60181859A JPS60181859A JP3702884A JP3702884A JPS60181859A JP S60181859 A JPS60181859 A JP S60181859A JP 3702884 A JP3702884 A JP 3702884A JP 3702884 A JP3702884 A JP 3702884A JP S60181859 A JPS60181859 A JP S60181859A
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- Japan
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- microprogram
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、共通制御部と複数のＩ１０インタフェース制
御部とを持つ集合チャネルの制御方式の改良に関するも
のである。
御部とを持つ集合チャネルの制御方式の改良に関するも
のである。
第１図は従来の集合チャネルの１例を示す図、第２図は
その動作を説明するだめのタイムチャートである。第１
図において、１−０ないし１−Ｎ−１はインタフェース
制御部、２は優先回路、３はマイクロプログラム領域、
４はマイクロプロセッサ、５はマイクロプログラム・ア
ドレス制御部をそれぞれ示している。インタフェース制
御部１−ｉ（ｉ＝０．１．２・・・又はＮ−１）はＩ／
ｌ）インタフェースを介して入出力制御装置と接続され
ている。Ｉ１０インタフェースハ、タグ・イン線、タグ
・バス線、バス・イン線およびバス・アウト線から構成
されている。入出力装置から送られて来た要求（例えば
サービス・インやデータ・イン等）はインタフェース制
御部を介して優先回路２に入力される。優先回路２は、
複数の要求があった場合には優先順位に従ってその内の
１個を選択し、選択した要求をマイクロプログラム・ア
ドレス制御部５に送る。マイクロプログラム・アドレス
制御部５は、送られて来た要求に基づいてアドレスを生
成し、このアドレスをマイクロプログラム、領域３に送
る。マイクロプログラム領域３は、このアドレスを受け
取ると、このアドレスで指定された記憶場所に格納され
ているマイクロ命令を読み出し、読み出したマイクロ命
令をマイクロプロセッサ４に送る。マイクロプロセッサ
４は、このマイクロ命令を実行し、次アドレスを生成し
てこれをマイクロプログラム・アドレス制御部５に送る
。なお、符号２ないし５の部分が共通制御部を構成して
いる。
その動作を説明するだめのタイムチャートである。第１
図において、１−０ないし１−Ｎ−１はインタフェース
制御部、２は優先回路、３はマイクロプログラム領域、
４はマイクロプロセッサ、５はマイクロプログラム・ア
ドレス制御部をそれぞれ示している。インタフェース制
御部１−ｉ（ｉ＝０．１．２・・・又はＮ−１）はＩ／
ｌ）インタフェースを介して入出力制御装置と接続され
ている。Ｉ１０インタフェースハ、タグ・イン線、タグ
・バス線、バス・イン線およびバス・アウト線から構成
されている。入出力装置から送られて来た要求（例えば
サービス・インやデータ・イン等）はインタフェース制
御部を介して優先回路２に入力される。優先回路２は、
複数の要求があった場合には優先順位に従ってその内の
１個を選択し、選択した要求をマイクロプログラム・ア
ドレス制御部５に送る。マイクロプログラム・アドレス
制御部５は、送られて来た要求に基づいてアドレスを生
成し、このアドレスをマイクロプログラム、領域３に送
る。マイクロプログラム領域３は、このアドレスを受け
取ると、このアドレスで指定された記憶場所に格納され
ているマイクロ命令を読み出し、読み出したマイクロ命
令をマイクロプロセッサ４に送る。マイクロプロセッサ
４は、このマイクロ命令を実行し、次アドレスを生成し
てこれをマイクロプログラム・アドレス制御部５に送る
。なお、符号２ないし５の部分が共通制御部を構成して
いる。
第２１は第１図の従来例の動作を説明するタイムチャー
トである。例えば、優先回路２によって第り番目のＩ１
０インタフェースからの要求が選択されたとすると、こ
の要求がマイクロプログラム・アドレス制御部５に送ら
れ、マイクロプログラム領域３からマイクロ命令ｌ。が
読出され、このマイクロ命令１０がマイクロプロセッサ
４により実行される。次いで、マイクロ命令１＋ 、ｉ
Ｊｔが実行される。第り番目のＩ１０インタフェースに
対する処理の最終ステップで、優先回路２は要求受付可
能状態となる。次に、第Ｍ番目のＩ１０インタフェース
からの要求が受付けられると、こび要求を処理するだめ
のマイクロ命令ｍ０． ｍ、 、 ｍ、が実行される。
トである。例えば、優先回路２によって第り番目のＩ１
０インタフェースからの要求が選択されたとすると、こ
の要求がマイクロプログラム・アドレス制御部５に送ら
れ、マイクロプログラム領域３からマイクロ命令ｌ。が
読出され、このマイクロ命令１０がマイクロプロセッサ
４により実行される。次いで、マイクロ命令１＋ 、ｉ
Ｊｔが実行される。第り番目のＩ１０インタフェースに
対する処理の最終ステップで、優先回路２は要求受付可
能状態となる。次に、第Ｍ番目のＩ１０インタフェース
からの要求が受付けられると、こび要求を処理するだめ
のマイクロ命令ｍ０． ｍ、 、 ｍ、が実行される。
第Ｍ番目のＩ１０インタフェースに対する処理の最終ス
テップで、第Ｎ番目のＩ１０インタフェースからの要求
が受け付けられると、この要求を処理するだめのマイク
ロ命令ｎ６・ルレ町が実行される０ところで、Ｉ１０イ
ンタフェースを介して入出力制御装置と接続されている
チャネルにおいては、データを入出力装置に送った後で
入出力装置側から応答又は要求が送られて来るのを待ち
、入出力装置側から応答又は要求が送られて来たら次の
処理を行うということが非常に多い。なお、応答又は要
求が送られて来たか否かは、タグ線の状態を調べれば判
る。従来の集合チャネルにおいては、タグ線の状態を調
べるだめのブランチ命令を多数有しており、このだめマ
イクロプログラム領域が−Ｊ−λノ也１し廿１／ｒ イ
巧ソモ合全を専行するだめの独立したタイム・スロット
が必要であった。
テップで、第Ｎ番目のＩ１０インタフェースからの要求
が受け付けられると、この要求を処理するだめのマイク
ロ命令ｎ６・ルレ町が実行される０ところで、Ｉ１０イ
ンタフェースを介して入出力制御装置と接続されている
チャネルにおいては、データを入出力装置に送った後で
入出力装置側から応答又は要求が送られて来るのを待ち
、入出力装置側から応答又は要求が送られて来たら次の
処理を行うということが非常に多い。なお、応答又は要
求が送られて来たか否かは、タグ線の状態を調べれば判
る。従来の集合チャネルにおいては、タグ線の状態を調
べるだめのブランチ命令を多数有しており、このだめマ
イクロプログラム領域が−Ｊ−λノ也１し廿１／ｒ イ
巧ソモ合全を専行するだめの独立したタイム・スロット
が必要であった。
本発明は、上記の考察に基づくものであって、従来方式
に比してマイクロプログラム領域の容量を小さくできる
と共に、共通制御部の処理効率を向上できるようになっ
た集合チャネルの制御方式を提供することを目的として
いる。
に比してマイクロプログラム領域の容量を小さくできる
と共に、共通制御部の処理効率を向上できるようになっ
た集合チャネルの制御方式を提供することを目的として
いる。
そしてそのだめ、本発明の集合チャネルの制御方式は、
実行＆テスト命令を含むマイクロプログラムを格納する
と共に読出アドレスで指定されたマイクロ命令を読み出
すマイクロプログラム領域と、読み出されたマイクロ命
令を実行するマイクロプロセッサと、ブランチ実行部と
、複数台のインタフェース制御部と、各インタフェース
制御部に接続された入出力インタフェースと、それぞれ
が上記複数台のインタフェース制御部のそれぞれに１対
１の対応をなす複数個のアドレス領域を持つマイクロプ
ログラム・アドレス領域と、時間カウンタと、該時間カ
ウンタの値で特定されるアドレス領域からアドレスを読
出し当該アドレスを上記マイクロプログラム領域に読出
アドレスとして送るマイクロプログラムψアドレス制御
部と、上記時間カウンタで特定きれるインタフェース制
御部と上記マイクロプロセッサとを接続するインタフェ
ース選択部とを具備し、且つ上記マイクロプロセッサは
、受は取りたマイクロ命令が実行＆テスト命令である場
合には実行＆テスト命令の中の通常命令の部分を自身で
実行すると共に、実行＆テスト命令の分岐命令の部分を
上記ブランチ実行部に渡し、上記ブランチ実行部は受け
取った分岐命令の部分を実行し、分岐が成立した場合に
は分岐先アドレスを、ｌ：記マイクロプログラム会アド
レス領域に送り、マイクロプログラム・アドレス領域は
、その分岐先アドレスが第を番目の入出力インタフェー
スに対する実行＆テスト命令に基づくものである場合に
は当該分岐先アドレスを第り番目の入出力インタフェー
スと１対１に対応するアドレス領域に書き込むよう構成
されていることを特徴とするものでちる。
実行＆テスト命令を含むマイクロプログラムを格納する
と共に読出アドレスで指定されたマイクロ命令を読み出
すマイクロプログラム領域と、読み出されたマイクロ命
令を実行するマイクロプロセッサと、ブランチ実行部と
、複数台のインタフェース制御部と、各インタフェース
制御部に接続された入出力インタフェースと、それぞれ
が上記複数台のインタフェース制御部のそれぞれに１対
１の対応をなす複数個のアドレス領域を持つマイクロプ
ログラム・アドレス領域と、時間カウンタと、該時間カ
ウンタの値で特定されるアドレス領域からアドレスを読
出し当該アドレスを上記マイクロプログラム領域に読出
アドレスとして送るマイクロプログラムψアドレス制御
部と、上記時間カウンタで特定きれるインタフェース制
御部と上記マイクロプロセッサとを接続するインタフェ
ース選択部とを具備し、且つ上記マイクロプロセッサは
、受は取りたマイクロ命令が実行＆テスト命令である場
合には実行＆テスト命令の中の通常命令の部分を自身で
実行すると共に、実行＆テスト命令の分岐命令の部分を
上記ブランチ実行部に渡し、上記ブランチ実行部は受け
取った分岐命令の部分を実行し、分岐が成立した場合に
は分岐先アドレスを、ｌ：記マイクロプログラム会アド
レス領域に送り、マイクロプログラム・アドレス領域は
、その分岐先アドレスが第を番目の入出力インタフェー
スに対する実行＆テスト命令に基づくものである場合に
は当該分岐先アドレスを第り番目の入出力インタフェー
スと１対１に対応するアドレス領域に書き込むよう構成
されていることを特徴とするものでちる。
以下、本発明を図面を参照しつつ説明する。
第３図は本発明の１実施例のブロック図、第４図は第３
図の動作を説明するためのタイムチャート、第５図は本
発明で用いられる実行＆テスト命令の形式及びこれに等
価な従来の命令列を示す図、第６図は実行＆テスト命令
の実行及びこれと等価な従来の命令列の実行を示す図で
ある。
図の動作を説明するためのタイムチャート、第５図は本
発明で用いられる実行＆テスト命令の形式及びこれに等
価な従来の命令列を示す図、第６図は実行＆テスト命令
の実行及びこれと等価な従来の命令列の実行を示す図で
ある。
第３図において、６はマイクロプログラム領域、７はマ
イクロプロセッサ、８はブランチ実行部、９はマイクロ
プログラム・アドレス制御部、１０はマイクロプログラ
ム・アドレス領域、１１はインタフェース選択部１２は
時間カウンタ制御部をそれぞれ示している。マイクロプ
ログラム領域６は、マイクロプログラムを格納する領域
である。
イクロプロセッサ、８はブランチ実行部、９はマイクロ
プログラム・アドレス制御部、１０はマイクロプログラ
ム・アドレス領域、１１はインタフェース選択部１２は
時間カウンタ制御部をそれぞれ示している。マイクロプ
ログラム領域６は、マイクロプログラムを格納する領域
である。
マイクロプログラム領域６から読み出されたマイクロ命
令はマイクロプロセッサ７に渡される。マイクロプロセ
ッサ７は、渡されたマイクロ命令を実行し、しかる後に
このマイクロ命令をブランチ実行部８に渡す。ブランチ
実行部８は、マイクロ命令を受け取ると、この命令が実
行＆テスト命令であるか否かを調べ、実行＆テスト命令
であれば、分岐榮件が成立しているか否かを調べ、Ｙｅ
ｓの場合にはブランチ先アドレスをマイクロプログラム
・アドレス領域１０に送り、この命令７５工通常のマイ
クロ命令の場合又は分岐条件が成立していない場合には
現アドレスを＋１すべきことをマイグロブログラム・ア
ドレス領域１０に通知する。マイクロプログラム中アド
レス領域１０は、第０番ないし第Ｎ−１番のＩ１０イン
タフェースのそれぞれと１対１に対応するＮ個のアドレ
ス領域を有しており、ブランチ実行部８から送られて来
た分岐先アドレスが第を番目のＩ１０インタフェースの
処理を実行するだめの実行＆テスト命令に基づくもので
あれば、この分岐先アドレスを第り番目のアドレス領域
に書き込み、アドレス＋１の指示カニ第を番目のＩ１０
インタフェースの処理を実行するだめのマイクロ命令に
基づくものであれば、第を番目のアドレス領域の内容を
＋１する。時間カランタム・１伽紹！４＾し ＷＴ ’
藷ハ牌闇士内ンｌφｔあｈ−こ。
令はマイクロプロセッサ７に渡される。マイクロプロセ
ッサ７は、渡されたマイクロ命令を実行し、しかる後に
このマイクロ命令をブランチ実行部８に渡す。ブランチ
実行部８は、マイクロ命令を受け取ると、この命令が実
行＆テスト命令であるか否かを調べ、実行＆テスト命令
であれば、分岐榮件が成立しているか否かを調べ、Ｙｅ
ｓの場合にはブランチ先アドレスをマイクロプログラム
・アドレス領域１０に送り、この命令７５工通常のマイ
クロ命令の場合又は分岐条件が成立していない場合には
現アドレスを＋１すべきことをマイグロブログラム・ア
ドレス領域１０に通知する。マイクロプログラム中アド
レス領域１０は、第０番ないし第Ｎ−１番のＩ１０イン
タフェースのそれぞれと１対１に対応するＮ個のアドレ
ス領域を有しており、ブランチ実行部８から送られて来
た分岐先アドレスが第を番目のＩ１０インタフェースの
処理を実行するだめの実行＆テスト命令に基づくもので
あれば、この分岐先アドレスを第り番目のアドレス領域
に書き込み、アドレス＋１の指示カニ第を番目のＩ１０
インタフェースの処理を実行するだめのマイクロ命令に
基づくものであれば、第を番目のアドレス領域の内容を
＋１する。時間カランタム・１伽紹！４＾し ＷＴ ’
藷ハ牌闇士内ンｌφｔあｈ−こ。
時間カウンタの値がノになると、第２番目のアドレス領
域からアドレスが読出され、マイクロプログラム領域６
に送られる。マイクロプログラム領域６は、このアドレ
スを受け取ると、このアドレスで指定される記憶場所の
マイクロ命令を読み出し、これをマイクロプロセッサ７
に送る。インタフェース選択部１１は、次のタイムΦス
ロットで上述の時間カウンタの値を−１したものに対応
したインタフェース制御部とマイクロプロセッサ７とを
接続する。なお、符号６ないし１１の部分が共通制御部
を構成する。
域からアドレスが読出され、マイクロプログラム領域６
に送られる。マイクロプログラム領域６は、このアドレ
スを受け取ると、このアドレスで指定される記憶場所の
マイクロ命令を読み出し、これをマイクロプロセッサ７
に送る。インタフェース選択部１１は、次のタイムΦス
ロットで上述の時間カウンタの値を−１したものに対応
したインタフェース制御部とマイクロプロセッサ７とを
接続する。なお、符号６ないし１１の部分が共通制御部
を構成する。
第４図は第３図の実施例の動作を説明するだめの図であ
る。第４図の例では、Ｉ１０インタフェースとしてｌ、
ｍ、ｎが存在すると仮定している。この場合、上述のタ
イマ・カウンタは３進のカウンタとなり、値が０になる
と第０番のアドレス領域からアドレスが読出され、値が
１になると第１番目のアドレス領域からアドレスが読出
され、値が２になると第２番目のアドレス領域からアド
レスが読出される。図示の例では第１番目（最初）のり
イム・スロット（時間カウンタの値が１のとき）ではＩ
１０インタフェースｌに対する処理を行うだめのマイク
ロ命令ｌ。が実行され、第２番目のタイム・スロットで
はＩ１０インタフェースｍに対する処理を行うためのマ
イクロ命令層。が実行され、第３番目のタイム・スロッ
トではＩ１０インタフェースルに対する処理を行うため
のマイクロ命令ｒＬｏが実行され、第４番目のタイム・
スロットでＨＩ１０インタフェースｌに対する処理を行
うだめのマイクロ命令ｌ、が実行される。以後、同様な
処理が繰り返される。
る。第４図の例では、Ｉ１０インタフェースとしてｌ、
ｍ、ｎが存在すると仮定している。この場合、上述のタ
イマ・カウンタは３進のカウンタとなり、値が０になる
と第０番のアドレス領域からアドレスが読出され、値が
１になると第１番目のアドレス領域からアドレスが読出
され、値が２になると第２番目のアドレス領域からアド
レスが読出される。図示の例では第１番目（最初）のり
イム・スロット（時間カウンタの値が１のとき）ではＩ
１０インタフェースｌに対する処理を行うだめのマイク
ロ命令ｌ。が実行され、第２番目のタイム・スロットで
はＩ１０インタフェースｍに対する処理を行うためのマ
イクロ命令層。が実行され、第３番目のタイム・スロッ
トではＩ１０インタフェースルに対する処理を行うため
のマイクロ命令ｒＬｏが実行され、第４番目のタイム・
スロットでＨＩ１０インタフェースｌに対する処理を行
うだめのマイクロ命令ｌ、が実行される。以後、同様な
処理が繰り返される。
第５図は本発明の実行＆テスト命令の形式及びこれと等
価な従来の命令列とを示すものである。
価な従来の命令列とを示すものである。
第５図（ロ）は本発明の実行＆テスト命令の形式を示す
ものであって、Ｃは実行＆テスト命令であることを示す
ＯＰコード、ｏｐｘはオペランド部、ＡＤＲは分岐先ア
ドレス部を示す。第５図（イ）はこれを等価な従来の命
令列を示す。Ａは通常の実行命令であることを示すＯＰ
コード、Ｂはブランチ命令であることを示すＯＰコード
である。
ものであって、Ｃは実行＆テスト命令であることを示す
ＯＰコード、ｏｐｘはオペランド部、ＡＤＲは分岐先ア
ドレス部を示す。第５図（イ）はこれを等価な従来の命
令列を示す。Ａは通常の実行命令であることを示すＯＰ
コード、Ｂはブランチ命令であることを示すＯＰコード
である。
第６図（イ）は従来の集合チャネルにおいてチャネルＮ
およびＭに対して第５図（イ）の命令列が実行される様
子を示すものである。先ずチャネルＮに対する処理を行
うために通常のマイクロ命令Ａ（ＯＰコードＡのマイク
ロ命令）が実行され、次にブランチ命令（ＯＰコードＢ
のマイクロ命令）が実行され、チャネルＮに対する処理
を終了した後にチャネルＭに対する処理を行うために、
マイクロ命令Ａが実行され、次にマイクロ命令Ｂが実行
される。
およびＭに対して第５図（イ）の命令列が実行される様
子を示すものである。先ずチャネルＮに対する処理を行
うために通常のマイクロ命令Ａ（ＯＰコードＡのマイク
ロ命令）が実行され、次にブランチ命令（ＯＰコードＢ
のマイクロ命令）が実行され、チャネルＮに対する処理
を終了した後にチャネルＭに対する処理を行うために、
マイクロ命令Ａが実行され、次にマイクロ命令Ｂが実行
される。
第６図（ロ）は本発明の集合チャネルにおけるｔヤネル
Ｎに対する処理を行うためのマイクロ命令Ｃ（第５図（
ロ）のマイクロ命令）の実行およびチャネルＭに対する
処理を行うためのマイクロ命令Ｃの実行の様子を示す図
である。先ず、第１番目のタイムΦスロットにおいては
チャネルＮに対するマイクロ命令Ｃの中のマイクロ命令
Ａに相当する部分がマイクロプロセッサ７によりて実行
され、第２番のタイム・スロットにおいてチャネルＮに
対するマイクロ命令Ｃの中のマイクロ命令Ｂに相当する
部分がブランチ実行部８によって実行される。
Ｎに対する処理を行うためのマイクロ命令Ｃ（第５図（
ロ）のマイクロ命令）の実行およびチャネルＭに対する
処理を行うためのマイクロ命令Ｃの実行の様子を示す図
である。先ず、第１番目のタイムΦスロットにおいては
チャネルＮに対するマイクロ命令Ｃの中のマイクロ命令
Ａに相当する部分がマイクロプロセッサ７によりて実行
され、第２番のタイム・スロットにおいてチャネルＮに
対するマイクロ命令Ｃの中のマイクロ命令Ｂに相当する
部分がブランチ実行部８によって実行される。
また、第２番目のタイム・スロットにおいてはチャネル
Ｍに対するマイクロ命令Ｃの中のマイクロ命令Ａに相当
する部分がマイクロプロセッサ７によって実行され、第
３番目のタイム・スロットにおいてはチャネルＭに対す
るマイクロ命令Ｃの中のマイクロ命令Ｂに相当する部分
がブランチ実行部８によって実行される。
Ｍに対するマイクロ命令Ｃの中のマイクロ命令Ａに相当
する部分がマイクロプロセッサ７によって実行され、第
３番目のタイム・スロットにおいてはチャネルＭに対す
るマイクロ命令Ｃの中のマイクロ命令Ｂに相当する部分
がブランチ実行部８によって実行される。
以上の説明から明らかなように、本発明によれば、従来
方式に比しマイクロプログラム領域を小さく出来ると共
に、共通制御部の処理効率を向上させることが出来る。
方式に比しマイクロプログラム領域を小さく出来ると共
に、共通制御部の処理効率を向上させることが出来る。
第１図は従来の集合チャネルの１例を示す図、第２図は
その動作を説明するためのタイムチャート、第３図は本
発明の１実施例のブロック図、第４図は第３図の動作を
説明するためのタイムチャート 策ζＭ糾太仝囲で田ｌ
ｘムｈ入宙Ｒ兄卆１ト命令の形式及びこれに等価な従来
の命令列を示す図、第６図は実行＆テスト命令の実行及
びこれと −等価な従来の命令列の実行を示す図である
。 １−〇ないし１７Ｎ−１・・・インタフェース制御部、
２・・・優先回路、３・・・マイクロプログラム領域、
４・・・マイクロプロセッサ、５・・・マイクロプログ
ラムアドレス制御部、６・・・マイクロプログラム領域
、７・・・マイクロプロセッサ、８・・・ブランチ実行
部、９・・・マイクロプログラムアドレス制御部、１゜
・・・マイクロプログラム・アドレス領域、１１・・・
インタフェース選択部、１２・・・時間カウンタ制御部
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
その動作を説明するためのタイムチャート、第３図は本
発明の１実施例のブロック図、第４図は第３図の動作を
説明するためのタイムチャート 策ζＭ糾太仝囲で田ｌ
ｘムｈ入宙Ｒ兄卆１ト命令の形式及びこれに等価な従来
の命令列を示す図、第６図は実行＆テスト命令の実行及
びこれと −等価な従来の命令列の実行を示す図である
。 １−〇ないし１７Ｎ−１・・・インタフェース制御部、
２・・・優先回路、３・・・マイクロプログラム領域、
４・・・マイクロプロセッサ、５・・・マイクロプログ
ラムアドレス制御部、６・・・マイクロプログラム領域
、７・・・マイクロプロセッサ、８・・・ブランチ実行
部、９・・・マイクロプログラムアドレス制御部、１゜
・・・マイクロプログラム・アドレス領域、１１・・・
インタフェース選択部、１２・・・時間カウンタ制御部
。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部
Claims (1)
- 実行＆テスト命令を含むマイクロプログラムを格納する
と共に読出アドレスで指定されたマイクロ命令を読み出
すマイクロプログラム領域と、読み出されたマイクロ命
令を実行するマイクロプロセッサと、ブランチ実行部と
、複数台のインタフェース制御部と、各インタフェース
制御部に接続された入出力インタフェースと、それぞれ
が上記複数台のインタフェース制御部のそれぞれに１対
１の対応をなす複数個のアドレス領域を持つマイクロプ
ログラム・アドレス領域と、時間カウンタと、該時間カ
ウンタの値で特定されるアドレス領域からアドレスを読
出し当該アドレスを上記マイクロプログラム領域に読出
アドレスとして送るマイクロプログラム・アドレス制御
部と、上記時間カウンタで特定されるインタフェース制
御部とＥ記マイクロプロセッサとを接続するインタフェ
ース選択部とを具備し、且つ上記マイクロプロセッサは
、受は取ったマイクロ命令が実行＆テスト命令である場
合には実行＆テスト命令の中の通常命令の部分を自身で
実行すると共゛′に、実行＆テスト命令の分岐命令の部
分を上記ブランチ実行部に渡し、上記ブランチ実行部は
受け取った分岐命令の部分を実行し、分岐が成立した場
合には分岐先アドレスを上記マイクロプログラム拳アド
レス領域に送り、マイクロプログラム・アドレス領域は
、その分岐先アドレスが第ｉ番目の入出力インタフェー
スに対する実行＆テスト命令に基づくものである場合に
は当該分岐先アドレスを第ｉ番目の入出力インタフェー
スと１対１に対応するアドレス領域に書き込むよう構成
されていることを特徴とする集合チャネルの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3702884A JPS60181859A (ja) | 1984-02-28 | 1984-02-28 | 集合チヤネルの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3702884A JPS60181859A (ja) | 1984-02-28 | 1984-02-28 | 集合チヤネルの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181859A true JPS60181859A (ja) | 1985-09-17 |
Family
ID=12486183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3702884A Pending JPS60181859A (ja) | 1984-02-28 | 1984-02-28 | 集合チヤネルの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181859A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093508A (ja) * | 1999-07-22 | 2001-04-06 | Matsushita Electric Ind Co Ltd | 二次電池 |
| US11594789B2 (en) | 2017-06-23 | 2023-02-28 | Kabushiki Kaisha Toyota Jidoshokki | Power storage device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5622136A (en) * | 1979-08-01 | 1981-03-02 | Hitachi Ltd | Microprogram control system |
| JPS56105543A (en) * | 1980-01-28 | 1981-08-22 | Hitachi Ltd | Microprogram controlling system |
| JPS57159735A (en) * | 1981-03-12 | 1982-10-01 | Union Carbide Corp | Removal of hydroperoxide and aldehyde from aryl-alkyl ether |
-
1984
- 1984-02-28 JP JP3702884A patent/JPS60181859A/ja active Pending
Patent Citations (3)
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