JPS60183644A - マイクロプロセツサアナライザ - Google Patents
マイクロプロセツサアナライザInfo
- Publication number
- JPS60183644A JPS60183644A JP59040057A JP4005784A JPS60183644A JP S60183644 A JPS60183644 A JP S60183644A JP 59040057 A JP59040057 A JP 59040057A JP 4005784 A JP4005784 A JP 4005784A JP S60183644 A JPS60183644 A JP S60183644A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- analyzer
- microprocessor
- goes
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する分野］
本発明は、マイクロブ１」セッサアナライザに関し、詳
しくはハートデバッグ解析機能の改良に関する。
しくはハートデバッグ解析機能の改良に関する。
［従来技術］
従来よりマイクｂプロセッザ（以下μ■〕と略称づる）
の酋及により、μＰをその内部に組込んだμＰ応用機器
が多数出現している。μＰアナライリ”は、この様な応
用機器を開発する際にその応用機器の不具合４児） Ｌ
Ｊ出！Ｊ等のｌこめに好適に用いられる同光支（刀ＩＡ
ν了（ある。
の酋及により、μＰをその内部に組込んだμＰ応用機器
が多数出現している。μＰアナライリ”は、この様な応
用機器を開発する際にその応用機器の不具合４児） Ｌ
Ｊ出！Ｊ等のｌこめに好適に用いられる同光支（刀ＩＡ
ν了（ある。
この（析なμＰアナラ、イザは、モのμＰ１芯用誓幾器
に搭載されるμＰに代ってアナライ＋１側のμＰにより
μＰ応用機器を（’ｌ−動させ、μｍ〕応用機器の動作
状態を検査覆ることができる。
に搭載されるμＰに代ってアナライ＋１側のμＰにより
μＰ応用機器を（’ｌ−動させ、μｍ〕応用機器の動作
状態を検査覆ることができる。
さて、゛このμＰアナライザに１よ、通常リードライト
ステップ機能が備えられている。この機能（、↓、第１
図に承ず画面表示例のように、［；１単な命令のプログ
ラムでμＰ応用機器を動作さぜで゛、初ｐＢ段階のハー
ドウェアのメモリやＩ１０デバイスの検査を行うもので
ある。
ステップ機能が備えられている。この機能（、↓、第１
図に承ず画面表示例のように、［；１単な命令のプログ
ラムでμＰ応用機器を動作さぜで゛、初ｐＢ段階のハー
ドウェアのメモリやＩ１０デバイスの検査を行うもので
ある。
この機能使用時には、アドレスやデータ、メモリの制御
信号等を例えばロジックアナライザに与えてその波形を
観測できるようにしておく。そして、メモリ等のアクセ
ス不良が検出された時にそのロジックアナライザにトリ
ガ信号を与えるようにすれば、アドレスやデータ、メモ
リの制御信号等の波形を容易に捕えることができる。
信号等を例えばロジックアナライザに与えてその波形を
観測できるようにしておく。そして、メモリ等のアクセ
ス不良が検出された時にそのロジックアナライザにトリ
ガ信号を与えるようにすれば、アドレスやデータ、メモ
リの制御信号等の波形を容易に捕えることができる。
しかし、従来のμＰアナライザにおいては、ハードウェ
アの不良を発見しその不具合箇所を解析しようとした場
合、アドレス、データ、メモリのｔｌＩＪＩＩｌ信号等
の波形をロジックアナライザ等で観測するための適切な
トリガ信号が無く、オペレータは複数の信号から目的の
トリガー信号を作ってそれを用いるしか手が無く、不良
を簡単に発見できたとしてもハードウェアの不具合箇所
を探求するための操作がかなり煩雑であり、デバッグ作
業の効率は悪いという欠点があった。
アの不良を発見しその不具合箇所を解析しようとした場
合、アドレス、データ、メモリのｔｌＩＪＩＩｌ信号等
の波形をロジックアナライザ等で観測するための適切な
トリガ信号が無く、オペレータは複数の信号から目的の
トリガー信号を作ってそれを用いるしか手が無く、不良
を簡単に発見できたとしてもハードウェアの不具合箇所
を探求するための操作がかなり煩雑であり、デバッグ作
業の効率は悪いという欠点があった。
［発明の目的］
本発明の目的は、この様な欠点を解消するもので、リー
ドライトステップ機能の実行中に、効率良くユーザーシ
ステムのハードウェアデバッグ作業ができるように適正
なトリガ信号を生成して出力することのできるμＰアナ
ライザを提供することにある。
ドライトステップ機能の実行中に、効率良くユーザーシ
ステムのハードウェアデバッグ作業ができるように適正
なトリガ信号を生成して出力することのできるμＰアナ
ライザを提供することにある。
［発明の概要］
この様な目的を達成するために本発明では、プローブを
ターゲットシステムに接続し、ターゲットシステムのマ
イクロプロセッサに代ってプローブに搭載したマイクロ
プロセッサによってターゲットシステムを作動させ、少
なくともアクティブ機能を備え、ターゲットシステムの
不具合箇所を検出し解析することのできるマイクロプロ
セッサアナライザにおいて、ターゲットシステムのメモ
リまたはデバイスをアクセスする時のアドレスおよびス
テータス信号と、前記アクティブ機能を実行するための
プログラムが記憶されたＲＯＭをアクセスするためのア
ドレス信号を受け、ターゲットのメモリまたはＩ１０デ
バイスに対してリードまたはライトを行っているバスサ
イクルの時のみアクティブとなるＴＭＥ信号を発生する
ようにした手段を具備したことを特徴とする。
ターゲットシステムに接続し、ターゲットシステムのマ
イクロプロセッサに代ってプローブに搭載したマイクロ
プロセッサによってターゲットシステムを作動させ、少
なくともアクティブ機能を備え、ターゲットシステムの
不具合箇所を検出し解析することのできるマイクロプロ
セッサアナライザにおいて、ターゲットシステムのメモ
リまたはデバイスをアクセスする時のアドレスおよびス
テータス信号と、前記アクティブ機能を実行するための
プログラムが記憶されたＲＯＭをアクセスするためのア
ドレス信号を受け、ターゲットのメモリまたはＩ１０デ
バイスに対してリードまたはライトを行っているバスサ
イクルの時のみアクティブとなるＴＭＥ信号を発生する
ようにした手段を具備したことを特徴とする。
［実施例］
以下図面を用いて本発明の詳細な説明する。第２図は本
発明のμＰアナライザの一実施例を示す要部構成図であ
る。同図において、１０はプローブ（通常ＰＯＤと呼ば
れる）、２０は解析装置本体である。プローブ１０は、
μＰ応用機器に搭載されるμＰと同等のμＰを備え、接
続コネクタによりμＰ応用ＩＩ＠と接続して、μＰ応用
機器側のメモリやＩ１０デバイスをアクセスすることが
できるようになっている。
発明のμＰアナライザの一実施例を示す要部構成図であ
る。同図において、１０はプローブ（通常ＰＯＤと呼ば
れる）、２０は解析装置本体である。プローブ１０は、
μＰ応用機器に搭載されるμＰと同等のμＰを備え、接
続コネクタによりμＰ応用ＩＩ＠と接続して、μＰ応用
機器側のメモリやＩ１０デバイスをアクセスすることが
できるようになっている。
解析装置本体２０は、故障解析に必要な入出力手段や各
種の解析機能を持つ解析手段を具備するが、ここではそ
の図示を省略し、トリガ信号生成に係わる回路部分のみ
示す。解析装置本体２０において、２１はアドレスデコ
ーダで、プローブ１０からターゲットシステム（μＰ応
用機器）へ与えているアドレスをこちらでも受取り、こ
れをデコードするものである。２２はアクティブＲＯＭ
（ＲＯＭはｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）である
。このμＰアナライザは、ターゲットのμＰの動作に介
入して、ターゲットのメモリやμＰのレジスタの内容表
示、リード・ライト・ステップにおけるリード・ライト
動作やμＰの一時停止等を行うことのできるアクティブ
機能を有している。
種の解析機能を持つ解析手段を具備するが、ここではそ
の図示を省略し、トリガ信号生成に係わる回路部分のみ
示す。解析装置本体２０において、２１はアドレスデコ
ーダで、プローブ１０からターゲットシステム（μＰ応
用機器）へ与えているアドレスをこちらでも受取り、こ
れをデコードするものである。２２はアクティブＲＯＭ
（ＲＯＭはｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）である
。このμＰアナライザは、ターゲットのμＰの動作に介
入して、ターゲットのメモリやμＰのレジスタの内容表
示、リード・ライト・ステップにおけるリード・ライト
動作やμＰの一時停止等を行うことのできるアクティブ
機能を有している。
アクティブＲＯＭ２２にはこの様なアクティブ機能を動
作させるためのプログラムが記憶されている。
作させるためのプログラムが記憶されている。
２３はロジック回路で、次のような所定の論理演算を行
う。
う。
Ｃ−Ｄ ａｔａ
ここで、Ｒ／Ｗａｄｄは、ターゲット側のメモリをリー
ド（ｒｅａｄ）またはライト（ｗｒｉｔｅ ）するプロ
グラムが走るリード・ライト・アドレスであり、アドレ
ス・デコーダ２１より与えられる。
ド（ｒｅａｄ）またはライト（ｗｒｉｔｅ ）するプロ
グラムが走るリード・ライト・アドレスであり、アドレ
ス・デコーダ２１より与えられる。
Ｃ０ＤＥおよびＤＡＴＡは、実行中におけるバスリイク
ルの状態を示ブスデータス（ＳＴ−ＡＴＵＳ）ｔ−あり
、ＩｕＩ令を読むサイクルはＣ０ＤＥ、メしりまたはＪ
ｌｏにリードまたはライ１−する時は１つΔ丁△どなる
。この信号はプローブ１０より与えられる。
ルの状態を示ブスデータス（ＳＴ−ＡＴＵＳ）ｔ−あり
、ＩｕＩ令を読むサイクルはＣ０ＤＥ、メしりまたはＪ
ｌｏにリードまたはライ１−する時は１つΔ丁△どなる
。この信号はプローブ１０より与えられる。
ＲＯＭａｄｄはアクディプＲＯＭ２２をアクレスする時
のアドレスを表わしている。
のアドレスを表わしている。
２６はＪ Ｋフリップ７０ツブ（以下ＦＦと略！ｔ＞で
、その入力端にはロジック回路２３の出力Ａ。
、その入力端にはロジック回路２３の出力Ａ。
Ｂがインバータ２４．２５を介しＣそれぞれ導かれ、ま
たクロックとしてはバスサイクルに１パルス出るタロツ
クで、これはプローブ１０から与えＩうれる。２７はＦ
Ｆ２６のＱ出力とロジック回路２３の出力Ｃを受１）で
ターゲット・マシーン・イネーブル（ＴＭＥ）信号を得
るゲートである。このＴ ＩＬ＝ｌ Ｅ信号は出力端子
２８より外部に送出することかできるようになっている
。
たクロックとしてはバスサイクルに１パルス出るタロツ
クで、これはプローブ１０から与えＩうれる。２７はＦ
Ｆ２６のＱ出力とロジック回路２３の出力Ｃを受１）で
ターゲット・マシーン・イネーブル（ＴＭＥ）信号を得
るゲートである。このＴ ＩＬ＝ｌ Ｅ信号は出力端子
２８より外部に送出することかできるようになっている
。
この様なＩＭ成にＪ３ける動作を第３図のタイムチャー
１へを参照しつつ次に説明する。
１へを参照しつつ次に説明する。
アクディプＲＯＭ２２がアクセスされアクデイブプ］］
ダラムが走っている時に、メモリまたはＩｌｏにデータ
をリードまたはライトＪるブ１コグシムが来ると、ロジ
ック回路２３より第３図の（ハ）および（ニ）に示すよ
うな（３シ３Δ、１３がインバータ２４．２５を介して
ＦＦ２６に導かれる。これにより「Ｆのη出力は第３図
の（ホ）に示ずように′［″になる。この状態で、Ｓ
Ｔ Ａ Ｔ Ｕ Ｓがデータ参照になると、Ｃ（ま第３
図の（ｌ＼）のように” Ｌ ”となる。これにより、
ゲート２７の出力下ＭＥは第３図の（ト）のように”
ｌ−１”となる。
ダラムが走っている時に、メモリまたはＩｌｏにデータ
をリードまたはライトＪるブ１コグシムが来ると、ロジ
ック回路２３より第３図の（ハ）および（ニ）に示すよ
うな（３シ３Δ、１３がインバータ２４．２５を介して
ＦＦ２６に導かれる。これにより「Ｆのη出力は第３図
の（ホ）に示ずように′［″になる。この状態で、Ｓ
Ｔ Ａ Ｔ Ｕ Ｓがデータ参照になると、Ｃ（ま第３
図の（ｌ＼）のように” Ｌ ”となる。これにより、
ゲート２７の出力下ＭＥは第３図の（ト）のように”
ｌ−１”となる。
このようにしてｉりられるＴ Ｍ Ｅ信号は図１）Ｉ
Ｌ）も明らかなようにターゲット側のメモリまたは■／
′Ｏをまさにリードまたはライトしているバスサイクル
を示している。
Ｌ）も明らかなようにターゲット側のメモリまたは■／
′Ｏをまさにリードまたはライトしているバスサイクル
を示している。
［発明の効果〕
以上説明したように、本発明によれば、リー１−ライ１
ヘスアップ機能の実行中においては、ターゲットシステ
ムにおけるメモリや１ ／ Ｏｉ’バイスをリードまた
はライトしているバス１ナイクルの峙のみ生ずるような
丁ＭＥパルス信号をｉけることができ、このＴ Ｍ Ｉ
Ｅ信りをトリガ信号として外部装置に！ｊえることによ
りデバッグ作業の効率を上げることがぐさる。
ヘスアップ機能の実行中においては、ターゲットシステ
ムにおけるメモリや１ ／ Ｏｉ’バイスをリードまた
はライトしているバス１ナイクルの峙のみ生ずるような
丁ＭＥパルス信号をｉけることができ、このＴ Ｍ Ｉ
Ｅ信りをトリガ信号として外部装置に！ｊえることによ
りデバッグ作業の効率を上げることがぐさる。
第１図（より一ド・ライト・ステツブ低能を実１ｊして
いる時のハードウェアのリードおよびライト動作のチッ
クプログラムの一表示例を示す図、第２図は本発明に係
るμＰアナライリ“の一実施例を示づ要部構成図、第３
図はタイムチｔ・−１〜で・ある。 １０、、、プローブ、２０．、、解析装置本体、２１、
、、アドレスデコーダ、２２．、、アクうイフＲＯ〜１
．２３．、、ロジック回路、２Ｇ、、。 フリップフロップ、２７．、、ゲート。
いる時のハードウェアのリードおよびライト動作のチッ
クプログラムの一表示例を示す図、第２図は本発明に係
るμＰアナライリ“の一実施例を示づ要部構成図、第３
図はタイムチｔ・−１〜で・ある。 １０、、、プローブ、２０．、、解析装置本体、２１、
、、アドレスデコーダ、２２．、、アクうイフＲＯ〜１
．２３．、、ロジック回路、２Ｇ、、。 フリップフロップ、２７．、、ゲート。
Claims (1)
- １０−ブをターゲットシステムに接続し、ターゲラ１〜
システムのマイクロプロセラ（）に代ってブ１」−１に
搭載したマイクロプロレッリ゛ににってターゲラ１〜シ
ステムを作動さけ、少なくともアクティグＩＷＬ能をｌ
（ｉ〜え、ターゲットシステムの不具合箇所を検出し解
析づることのできるマイクロプロセラ４ノアナライザに
ａ５いて、ターゲラ１〜システムのメモリまたはデバイ
スをアクセスする時のアドレスおよびステータス信号と
、前記アクディプ機□しを実行するためのプログラムが
記憶されたＲＯＭをアクセスするためのアドレス信号を
受け、ターゲラ１−のメモリまたはＩ 、−’ ０デバ
イスに対してリードまたはシイ１〜を行っているバス１
ノイクルの時のみ）′クチイブとなるＴＭＥ信号を発生
するようにした手段を具備したことを特徴とづるマイク
ログロｅツ１ナアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040057A JPS60183644A (ja) | 1984-03-02 | 1984-03-02 | マイクロプロセツサアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040057A JPS60183644A (ja) | 1984-03-02 | 1984-03-02 | マイクロプロセツサアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183644A true JPS60183644A (ja) | 1985-09-19 |
| JPH0131215B2 JPH0131215B2 (ja) | 1989-06-23 |
Family
ID=12570288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040057A Granted JPS60183644A (ja) | 1984-03-02 | 1984-03-02 | マイクロプロセツサアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183644A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155440A (en) * | 1976-06-18 | 1977-12-23 | Toshiba Corp | High frequency heating system |
| JPS533132A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Address comparator |
| JPS5378869A (en) * | 1976-12-22 | 1978-07-12 | Fujitsu Ltd | Trigger signal generating circuit |
-
1984
- 1984-03-02 JP JP59040057A patent/JPS60183644A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155440A (en) * | 1976-06-18 | 1977-12-23 | Toshiba Corp | High frequency heating system |
| JPS533132A (en) * | 1976-06-30 | 1978-01-12 | Ibm | Address comparator |
| JPS5378869A (en) * | 1976-12-22 | 1978-07-12 | Fujitsu Ltd | Trigger signal generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0131215B2 (ja) | 1989-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5751942A (en) | Trace event detection during trace enable transitions | |
| JP2753500B2 (ja) | 多重アーキテクチャ環境内で特にコードのデバッグを行う改良したソフトウェア・デバッグ・システムと方法 | |
| US4511982A (en) | Numerical control device | |
| JP2006127553A (ja) | プログラムのテスト及びデバッギングが容易な中央処理装置 | |
| JPH11110255A (ja) | ソフトウェアをデバッグするための装置および方法 | |
| US7827540B2 (en) | Method for program debugging | |
| JPS60183644A (ja) | マイクロプロセツサアナライザ | |
| JPH10171677A (ja) | マイクロプロセッサおよびその検査方法 | |
| US20010016923A1 (en) | Program execution system for semiconductor testing apparatus | |
| JP2583055B2 (ja) | Ｉｃテストシステム | |
| JP3298554B2 (ja) | ソフトウェア・デバッグ装置 | |
| KR940001558B1 (ko) | 프로세스가 있는 보오드의 상태 추적장치 | |
| JPS63291135A (ja) | マイクロコンピュ−タ開発装置 | |
| US20040078656A1 (en) | Method of saving/restoring processor state after entering/exiting debug mode | |
| JPS60147849A (ja) | マイクロプログラムのデバツグを行う方式 | |
| JPH01251147A (ja) | 記憶装置の検査回路 | |
| JPS61131128A (ja) | 自己診断方式 | |
| JPS6237748A (ja) | フア−ムウエアによるトリガ信号発生方式 | |
| JPH05173830A (ja) | 異常動作検出方法、及びエミュレータ | |
| JPH01161172A (ja) | Ｉｃ試験装置におけるインタプリタ処理方式 | |
| JPH0439697B2 (ja) | ||
| JPS59160243A (ja) | デバツグ装置 | |
| JPH02115947A (ja) | 情報処理装置 | |
| JPS63111547A (ja) | メモリ制御方式 | |
| JPS59202553A (ja) | プログラムアナライザ |