JPS60183662A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS60183662A JPS60183662A JP59040005A JP4000584A JPS60183662A JP S60183662 A JPS60183662 A JP S60183662A JP 59040005 A JP59040005 A JP 59040005A JP 4000584 A JP4000584 A JP 4000584A JP S60183662 A JPS60183662 A JP S60183662A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、とくにインターフェース
回路全内蔵するデータ処理装置に関する。
回路全内蔵するデータ処理装置に関する。
マイクロコンピータの高集積化が進み、Ａ／Ｄ変換器、
タイマ、ＤＭＡなどの様々な周辺／・−ドウエアが１個
の半導体チップに集ｆ；Ｉ干されつつある。
タイマ、ＤＭＡなどの様々な周辺／・−ドウエアが１個
の半導体チップに集ｆ；Ｉ干されつつある。
その中で特許シリアルインタフェース回路は、分散処理
におけるマイクロコンピュータ間の簡単な通信手段とし
て、最も必要度の高い周辺ハードウェアの１つである。
におけるマイクロコンピュータ間の簡単な通信手段とし
て、最も必要度の高い周辺ハードウェアの１つである。
第１図のブロック図及び第２図、第３図のフローチャー
トを参照してシリアルインタフェース全内蔵した従来の
マイクロコンピュータについて説明スル。マイクロコン
ピュータチップ１００は実行８１０１、プログラムメモ
リ（ＲＯＭ）１０２．データメモリ（ＲＡＭ）１０３及
びシリアルインタフェース１０４を含み、内部デー・タ
バス１０５ ’ｅ介してそれぞれが相互に接続されてい
る。実行部１０１はプログラムカウンタ１０１−１．プ
ログラムカウンタ１０１−２．汎用レジスタセソ）１０
１ ３に有し、プログラムメモリ１０２から命令コード
ヲ読み出して通常の処理を実行し、実行結果全データメ
モリ１０３に格納する。シリアルインタフェース１０４
は受信ライン１０６に接続された１バイト分の受信バッ
クァ１０７及び送信ライン１０８に接続された１バイト
分の送信バッファ１０９を有する。受信ライン１０６か
らシリアルデータを受信し、受信バッファ１０７への格
納が完了すると、受信完了信号１１０ｔアクテイブにし
て実行部１０１に外部からのデータ受信が完了した半金
通知する。一方、送信バッファ１０９内の送信データは
送信ライン１０８を介して外部に出力され、１バイト分
の送信が完了して送信バッファが空になると、送信完了
信号１１２ヲアクテイブにして実行部１０１に送信が完
了した事を通知する。この通知が実行部に対する割込み
となシ、実行部では受信、送信に対する割込み処理を開
始する。従来、この処理はソフトウェアによって制御さ
れていた。
トを参照してシリアルインタフェース全内蔵した従来の
マイクロコンピュータについて説明スル。マイクロコン
ピュータチップ１００は実行８１０１、プログラムメモ
リ（ＲＯＭ）１０２．データメモリ（ＲＡＭ）１０３及
びシリアルインタフェース１０４を含み、内部デー・タ
バス１０５ ’ｅ介してそれぞれが相互に接続されてい
る。実行部１０１はプログラムカウンタ１０１−１．プ
ログラムカウンタ１０１−２．汎用レジスタセソ）１０
１ ３に有し、プログラムメモリ１０２から命令コード
ヲ読み出して通常の処理を実行し、実行結果全データメ
モリ１０３に格納する。シリアルインタフェース１０４
は受信ライン１０６に接続された１バイト分の受信バッ
クァ１０７及び送信ライン１０８に接続された１バイト
分の送信バッファ１０９を有する。受信ライン１０６か
らシリアルデータを受信し、受信バッファ１０７への格
納が完了すると、受信完了信号１１０ｔアクテイブにし
て実行部１０１に外部からのデータ受信が完了した半金
通知する。一方、送信バッファ１０９内の送信データは
送信ライン１０８を介して外部に出力され、１バイト分
の送信が完了して送信バッファが空になると、送信完了
信号１１２ヲアクテイブにして実行部１０１に送信が完
了した事を通知する。この通知が実行部に対する割込み
となシ、実行部では受信、送信に対する割込み処理を開
始する。従来、この処理はソフトウェアによって制御さ
れていた。
次に第２図のフローチャートラ参照して、実行部１０１
に受信完了、送信完了が通知された後、割込みが生じた
時のソフトウェア処理手順全説明する。このソフトウェ
ア処理では、データメモリ１０３内に受信データ格納領
域１０３−１と送信データ格納領域１０３．２とを設定
し、受信データ格納領域１０３−１を指定するアドレス
情報と受信回数情報とをデータメモリ１０３内の受信パ
ラメータ退避領域１０３−３に、また送信データ格納領
域１０３−２を指定するアドレス情報と送信回数情報と
全同様にデータメモリ１０３内の送信パラメータ退避領
域１０３−４にそれぞれ格納する。
に受信完了、送信完了が通知された後、割込みが生じた
時のソフトウェア処理手順全説明する。このソフトウェ
ア処理では、データメモリ１０３内に受信データ格納領
域１０３−１と送信データ格納領域１０３．２とを設定
し、受信データ格納領域１０３−１を指定するアドレス
情報と受信回数情報とをデータメモリ１０３内の受信パ
ラメータ退避領域１０３−３に、また送信データ格納領
域１０３−２を指定するアドレス情報と送信回数情報と
全同様にデータメモリ１０３内の送信パラメータ退避領
域１０３−４にそれぞれ格納する。
第２図のフローチャートにおいて、受信完了が通知され
ると実行部１０１は受信割込み処理を実行する。まず、
実行部（ＣＰＵ）におけるそれまでの処理内容を保持し
ておく為にプログラムカウンタ１０１−１．プログラム
ステータスワード１０１−２゜汎用レジスタセラ）１０
１−３の内容を一時的にスタックに退避する。次に、受
信パラメータ退避領域１０３−３から受信データ格納領
域１０３−１のアドレスを読み出してポインタにロード
する。その後、受信バッファ１０７から受信データを読
み出しポインタで指定された受信データ格納領域１０３
−１にこれを格納する。受信回数が所定回数に達した時
には、一連のデータ受信が完了したものとして受信手順
完了処理Ａに分岐する。なお、所定回数の受信が終了し
ていない時は、受信データ格納領域１０３−１のアドレ
ス情報と受信回数値とを更新して受信パラメータ退避領
域１０３−３に返却する。その後汎用レジスタセッ）１
０１−３．プログラムステータスワード１０１−２．プ
ログラムカウンタｔｏｉ−ｉの各内容全スタヅクから戻
して受信割込みサービスを完了する。
ると実行部１０１は受信割込み処理を実行する。まず、
実行部（ＣＰＵ）におけるそれまでの処理内容を保持し
ておく為にプログラムカウンタ１０１−１．プログラム
ステータスワード１０１−２゜汎用レジスタセラ）１０
１−３の内容を一時的にスタックに退避する。次に、受
信パラメータ退避領域１０３−３から受信データ格納領
域１０３−１のアドレスを読み出してポインタにロード
する。その後、受信バッファ１０７から受信データを読
み出しポインタで指定された受信データ格納領域１０３
−１にこれを格納する。受信回数が所定回数に達した時
には、一連のデータ受信が完了したものとして受信手順
完了処理Ａに分岐する。なお、所定回数の受信が終了し
ていない時は、受信データ格納領域１０３−１のアドレ
ス情報と受信回数値とを更新して受信パラメータ退避領
域１０３−３に返却する。その後汎用レジスタセッ）１
０１−３．プログラムステータスワード１０１−２．プ
ログラムカウンタｔｏｉ−ｉの各内容全スタヅクから戻
して受信割込みサービスを完了する。
第３図において、送信完了が通知された時は、実行部１
０１は送信割込み処理全実行する。この時もまず、プロ
グラムカウンタ１０１−１．プログラムステータスワー
ド１０１−２．汎用レジスタセット１０１−３’にスタ
ックに退避した後、送信パラメータ退避領域１０３−４
から送信データ格納領域１０３−２のアドレス全貌み出
してポインタにロードする。次に送信回数のチェックを
行ない、所定回数に達しない時はポインタで指定された
送信データ格納領域１０３−２から送信データを読み出
して送信バッファ１０９に格納し、さらに送信データ格
納領域１０３−２のアドレス情報と送信回数値を更新し
て送信パラメータ退避領域１０３−４に返却する。
０１は送信割込み処理全実行する。この時もまず、プロ
グラムカウンタ１０１−１．プログラムステータスワー
ド１０１−２．汎用レジスタセット１０１−３’にスタ
ックに退避した後、送信パラメータ退避領域１０３−４
から送信データ格納領域１０３−２のアドレス全貌み出
してポインタにロードする。次に送信回数のチェックを
行ない、所定回数に達しない時はポインタで指定された
送信データ格納領域１０３−２から送信データを読み出
して送信バッファ１０９に格納し、さらに送信データ格
納領域１０３−２のアドレス情報と送信回数値を更新し
て送信パラメータ退避領域１０３−４に返却する。
その後汎用レジスタセッ）１０１−３．プログラムステ
ータスワード１０１−２．プログラムカウンタ１０１−
１の各内容をスタックから復帰させて送信割込みサービ
スを完了する。送信回数が所定数に達した時には送信手
順完了処理Ｂへ分岐する。
ータスワード１０１−２．プログラムカウンタ１０１−
１の各内容をスタックから復帰させて送信割込みサービ
スを完了する。送信回数が所定数に達した時には送信手
順完了処理Ｂへ分岐する。
以上説明した通り、従来のマイクロコンビー−タにおけ
る割込みのソフトウェア処理では送受信完了時通常受信
バッファからの受信データの読み出しや送信データの送
信バッファへの書き込み等の転送処理を行なうが、送受
信データの転送のほかに実行部（ＣＰＵ）の割込み処理
、レジスタの退避、レジスタの復帰、メインルーチンへ
の復帰さらに個々の命令の読み出し、デコー ド等多く
の処理が必要である。即ち、オーバーヘッドが多いとい
う欠点がちる。このオーバーヘッドの割合いは、全割込
みサービスルーチンの中の相描の処理を占めておシ、そ
の結果メイン処理実行時間を減少させ、ＣＰＵの処理能
力を低下させるという大きな欠点を有している。
る割込みのソフトウェア処理では送受信完了時通常受信
バッファからの受信データの読み出しや送信データの送
信バッファへの書き込み等の転送処理を行なうが、送受
信データの転送のほかに実行部（ＣＰＵ）の割込み処理
、レジスタの退避、レジスタの復帰、メインルーチンへ
の復帰さらに個々の命令の読み出し、デコー ド等多く
の処理が必要である。即ち、オーバーヘッドが多いとい
う欠点がちる。このオーバーヘッドの割合いは、全割込
みサービスルーチンの中の相描の処理を占めておシ、そ
の結果メイン処理実行時間を減少させ、ＣＰＵの処理能
力を低下させるという大きな欠点を有している。
本発明の目的はＣＰＵ処理能力の低下金最／ｊ＼限に抑
えたデータ転送機能（インターフェース）を有するデー
タ処理装ｅｔ提供する事にある。
えたデータ転送機能（インターフェース）を有するデー
タ処理装ｅｔ提供する事にある。
本発明は、送信処理に伴う第１の処理要求と、受信処理
に伴う第２の処理要求とを発生する割込み部と、この第
１．第２の処理要求に基づき割込み処理を行う実行部と
、処理データ及びプログラムを記憶するメモリ部とを備
えたデータ処理装置において、実行部は通常のプログラ
ム実行途中の実行部の状態をそのままその位置に保持し
たまま、第１．第２の処理要求に対応した処理を実行す
るように改良した事′５ｒ：特徴とする。
に伴う第２の処理要求とを発生する割込み部と、この第
１．第２の処理要求に基づき割込み処理を行う実行部と
、処理データ及びプログラムを記憶するメモリ部とを備
えたデータ処理装置において、実行部は通常のプログラ
ム実行途中の実行部の状態をそのままその位置に保持し
たまま、第１．第２の処理要求に対応した処理を実行す
るように改良した事′５ｒ：特徴とする。
本発明では、送信完了また受信完了のＩ／Ｑ要求（Ｉ／
Ｑ割込み）は、送信バッファレジスタまたは受信バッフ
ァレジスタとデータメモリ間のデータ転送をプログラム
処理を介入することなしに行う。このデータ転送（以下
、自動データ転送処理という）は、送信完了または受信
完了のＩ１０要求が発生すると実行部（ＣＰＵ）に現在
のプログラムの実行を中断させ、その時のＣＰＵの種々
の状態（以下、ステータスという）及びデータをスタッ
クに退避することなく、ＣＰＵは自動データ転送処理を
実行するので特別なノ・−ドウエアは不用である。ＣＰ
Ｕは自動データ転送処理全終了すると、引き続き中断し
ていたプログラムの実行を再開する。この時従来のよう
にステータスやデータ全スタックから戻す必要はない。
Ｑ割込み）は、送信バッファレジスタまたは受信バッフ
ァレジスタとデータメモリ間のデータ転送をプログラム
処理を介入することなしに行う。このデータ転送（以下
、自動データ転送処理という）は、送信完了または受信
完了のＩ１０要求が発生すると実行部（ＣＰＵ）に現在
のプログラムの実行を中断させ、その時のＣＰＵの種々
の状態（以下、ステータスという）及びデータをスタッ
クに退避することなく、ＣＰＵは自動データ転送処理を
実行するので特別なノ・−ドウエアは不用である。ＣＰ
Ｕは自動データ転送処理全終了すると、引き続き中断し
ていたプログラムの実行を再開する。この時従来のよう
にステータスやデータ全スタックから戻す必要はない。
したがってソフトウェアからはプログラムの中断は見え
ずに、あたかも自動データ転送処理がプログラム処理の
途中に自動的に挿入されて実行されたかのように映る。
ずに、あたかも自動データ転送処理がプログラム処理の
途中に自動的に挿入されて実行されたかのように映る。
加えて自動データ転送処理は、ソフトウェア処理が主体
となる送信完了割込みまたは受信完了割込みの発生頻度
を低減し、ソフトウェア処理の負担を大きく軽減するこ
とができる。また自動データ転送処理で所定数のデータ
の送信や受信が完了すると、次の一連の送信データの用
意や受信データの処理は従来通りの割込み処理で対応で
きる。
となる送信完了割込みまたは受信完了割込みの発生頻度
を低減し、ソフトウェア処理の負担を大きく軽減するこ
とができる。また自動データ転送処理で所定数のデータ
の送信や受信が完了すると、次の一連の送信データの用
意や受信データの処理は従来通りの割込み処理で対応で
きる。
以下に図面を参照して本発明の詳細な説明する。
まず、第４図のブロック図を参照して、Ｉ１０要求制御
部における送受信Ｉ／Ｑ要求の動作を説明する。シリア
ルデータ転送装置１０４は受信バッファレジスタ１０７
（以下、受信バッファという）と送信バッファレジスタ
１０９（以下、送信バッファという）を有し、受信完了
信号１１０と送信完了信号１１２を■１０要求制御部４
００に割込みとして出力する。Ｉ１０要求制御部４００
は送信完了信号を受けて送信完了のＩ／Ｑ要求（以下、
送信工１０要求という）を発する送信Ｉ１０要求発生部
４０１、受信完了信号を受けて受信完了のＩ／Ｑ要求（
以下、受信Ｉ１０要求という）を発する受信Ｉ／。
部における送受信Ｉ／Ｑ要求の動作を説明する。シリア
ルデータ転送装置１０４は受信バッファレジスタ１０７
（以下、受信バッファという）と送信バッファレジスタ
１０９（以下、送信バッファという）を有し、受信完了
信号１１０と送信完了信号１１２を■１０要求制御部４
００に割込みとして出力する。Ｉ１０要求制御部４００
は送信完了信号を受けて送信完了のＩ／Ｑ要求（以下、
送信工１０要求という）を発する送信Ｉ１０要求発生部
４０１、受信完了信号を受けて受信完了のＩ／Ｑ要求（
以下、受信Ｉ１０要求という）を発する受信Ｉ／。
要求発生部４０２、送受信工１０要求線４０３−Ｌ４θ
３−２、送受信■１０処理形態全指定する送受信Ｉ／Ｑ
処理形態指定’ｇｐ４ｏ４−１ 、４０４−２、■１０
処理実行要求線４０６、ソフトウェアで設定可能な■１
０処理処理形態指定腺４ｏ７、送受信■１０要求バス４
０５−１ 、４０５−２及び優先順位判別及び■１０要
求指定部４０８を含む。送信により送信バッファ１０８
が空になると送信Ｉ１０要求線４０３−１がアクティブ
になり、このとき送信工１０要求発生部４０１は送信Ｉ
／Ｑ要求を割込みで処理させたい時には、送信Ｉ１０処
理形７１指定ね４０４−１をロウレベルにし、送信Ｉ／
Ｑ、請求バス４０５−１に割込み分岐アドレスを出す。
３−２、送受信■１０処理形態全指定する送受信Ｉ／Ｑ
処理形態指定’ｇｐ４ｏ４−１ 、４０４−２、■１０
処理実行要求線４０６、ソフトウェアで設定可能な■１
０処理処理形態指定腺４ｏ７、送受信■１０要求バス４
０５−１ 、４０５−２及び優先順位判別及び■１０要
求指定部４０８を含む。送信により送信バッファ１０８
が空になると送信Ｉ１０要求線４０３−１がアクティブ
になり、このとき送信工１０要求発生部４０１は送信Ｉ
／Ｑ要求を割込みで処理させたい時には、送信Ｉ１０処
理形７１指定ね４０４−１をロウレベルにし、送信Ｉ／
Ｑ、請求バス４０５−１に割込み分岐アドレスを出す。
また、自動データ転送処理として処理させたい時には、
送信工１０処理形態指定線４０４−１’ｔハイレベルに
し、送信Ｉ１０要求バス４０５−１に後述する第１の自
動転送レジスタ群５１０のアドレスヲ値先順位判別及び
Ｉ１０要求指定部４０８に出力する。また受信バッファ
１０７に受信データが格納されると受信Ｉ１０要求がア
クティブとなり、受信Ｉ／Ｑ要求発生部４０２はＩ１０
要求バスに後述する第２の自動転送レジスタ群５１０の
アドレス全出力する以外は上記と同一の動作を行なう。
送信工１０処理形態指定線４０４−１’ｔハイレベルに
し、送信Ｉ１０要求バス４０５−１に後述する第１の自
動転送レジスタ群５１０のアドレスヲ値先順位判別及び
Ｉ１０要求指定部４０８に出力する。また受信バッファ
１０７に受信データが格納されると受信Ｉ１０要求がア
クティブとなり、受信Ｉ／Ｑ要求発生部４０２はＩ１０
要求バスに後述する第２の自動転送レジスタ群５１０の
アドレス全出力する以外は上記と同一の動作を行なう。
Ｉ１０要求制御部４００にはほかにも多くのＩ１０要求
発生部が接続されるがここでは省略する。
発生部が接続されるがここでは省略する。
優先順位判別及びＩ１０要求指定部４０８は複数のＩ／
Ｑ要求に対し、優先順位の最も高いものを選択し、工１
０処理実行要求線４０６とＩ１０処理処理形態指定線４
０７をアクティブにする。
Ｑ要求に対し、優先順位の最も高いものを選択し、工１
０処理実行要求線４０６とＩ１０処理処理形態指定線４
０７をアクティブにする。
次に第５図に本実施例に基づくう１↓行部のプロッり図
を示す。第５図において、実行部は第４図のＩ１０要求
制御部４００からのＩ１０処理実行要求綜４０６及びＩ
１０処理処理形態指定線４０７を受けて実行部の動作を
制御する工１０要求受付は部５００、割込み処理プログ
ラム等のプログラムを格納するプログラムメモリ１ｏ２
、処理データを保持するデータメモリ１ｏ３、次に実行
するプログラムの番地を示すプログラムカウンタ５ｏ３
、実行部全体の動作状態を示すプログラム・ステータス
ワード５０４、算術論理演算機能を持つ算術論理演算ユ
ニット（以下、ＡＬＵという）５ｏ５、処理中のデータ
全一時的に保持しておく汎用レジスタセット５０６、実
行すべき命令を保持しておく命令レジスタ５０７、命令
レジスタ５０７の内容により各種制御信号を発生する命
令デコーダ５０８、命令デコーダ５０８の出力によシ実
行部全体の動作を制御する実行制御部５０９を含む。ま
た、実行部はデータメモ！７１０３のアドレスを指定す
るメモリポインタ（以下、ＭＰという）５１０−１．５
１１−１、特殊レジスタのアドレス會指定するＳＦ’Ｒ
ポインタ（以下、５ＦＲＰという）５１０−２，５１１
−２、自こりデータ転送処理の回数を保持するターミナ
ルカウンタ（以下、ＴＣという）５１０ ３．５１１−
３からＨ１成される第１．第２の自動転送レジスタ群５
１０，５１１？含む。この第１．第２の自動転送レジス
タ群５１ｏ。
を示す。第５図において、実行部は第４図のＩ１０要求
制御部４００からのＩ１０処理実行要求綜４０６及びＩ
１０処理処理形態指定線４０７を受けて実行部の動作を
制御する工１０要求受付は部５００、割込み処理プログ
ラム等のプログラムを格納するプログラムメモリ１ｏ２
、処理データを保持するデータメモリ１ｏ３、次に実行
するプログラムの番地を示すプログラムカウンタ５ｏ３
、実行部全体の動作状態を示すプログラム・ステータス
ワード５０４、算術論理演算機能を持つ算術論理演算ユ
ニット（以下、ＡＬＵという）５ｏ５、処理中のデータ
全一時的に保持しておく汎用レジスタセット５０６、実
行すべき命令を保持しておく命令レジスタ５０７、命令
レジスタ５０７の内容により各種制御信号を発生する命
令デコーダ５０８、命令デコーダ５０８の出力によシ実
行部全体の動作を制御する実行制御部５０９を含む。ま
た、実行部はデータメモ！７１０３のアドレスを指定す
るメモリポインタ（以下、ＭＰという）５１０−１．５
１１−１、特殊レジスタのアドレス會指定するＳＦ’Ｒ
ポインタ（以下、５ＦＲＰという）５１０−２，５１１
−２、自こりデータ転送処理の回数を保持するターミナ
ルカウンタ（以下、ＴＣという）５１０ ３．５１１−
３からＨ１成される第１．第２の自動転送レジスタ群５
１０，５１１？含む。この第１．第２の自動転送レジス
タ群５１ｏ。
５１１は、ソフトウェアにょシその中に任意の値を設定
する事ができる。
する事ができる。
本実施例ではソフトウェアによりあらかじめ、第１の自
動転送レジスタ群５１０のＭＰ５１０−１には送信デー
タの格納領域１０３−２のアドレス、５ＦＲＰ５１０−
２には送信バッファアドレス、ＴＣ５１０−３には送信
回数が、また第２の自励転送レジスタ群５１１のＭＰ５
１１−１には受信データの格納領域１０３−１（７）７
）’Ｌ／ス、５ＦＲＰ５１１−２には受信バッファア
ドレス、ＴＣ５１１−３には受信回数が夫々格納されて
いるものとする。
動転送レジスタ群５１０のＭＰ５１０−１には送信デー
タの格納領域１０３−２のアドレス、５ＦＲＰ５１０−
２には送信バッファアドレス、ＴＣ５１０−３には送信
回数が、また第２の自励転送レジスタ群５１１のＭＰ５
１１−１には受信データの格納領域１０３−１（７）７
）’Ｌ／ス、５ＦＲＰ５１１−２には受信バッファア
ドレス、ＴＣ５１１−３には受信回数が夫々格納されて
いるものとする。
次に第４．第５図のブロック図を参照して動作を説明す
る。実行部は通常プログラムカウンタ５０３の内容に対
応するプログラムメモＩＪ１０２に記憶されている命令
を命令レジスタ５０７へ転送し、命令レジスタ５０７へ
転送された命令によって命令デコーダ５０８及び実行制
御部５０９が各種制御を行ない、通常のプログラムの実
行を実現している。１命令実行する毎に次に実行する命
令の番地へプログラムカウンタ５０３の値が更新される
。Ｉ１０要求受付は部５００は命令の完了毎に工１０処
理要求ａ４０６ｔ−サンプリングし、インアクティブレ
ベルの時は上記動作を繰返す。即ち、通常のプログラム
実行モードが継続される。
る。実行部は通常プログラムカウンタ５０３の内容に対
応するプログラムメモＩＪ１０２に記憶されている命令
を命令レジスタ５０７へ転送し、命令レジスタ５０７へ
転送された命令によって命令デコーダ５０８及び実行制
御部５０９が各種制御を行ない、通常のプログラムの実
行を実現している。１命令実行する毎に次に実行する命
令の番地へプログラムカウンタ５０３の値が更新される
。Ｉ１０要求受付は部５００は命令の完了毎に工１０処
理要求ａ４０６ｔ−サンプリングし、インアクティブレ
ベルの時は上記動作を繰返す。即ち、通常のプログラム
実行モードが継続される。
次に送信Ｉ／Ｑ要求が発生した時の動作を説明する。Ｉ
１０要求受付は部５００がサンプリングによυＩ／Ｑ処
理実行要求線４０６がアクティブレベルである事を検出
すると、同時にＩ１０処理処理形態指定線４０７のレベ
ルをサンプリングする。工１０処理実行形態指定線４０
７のレベルがロウレベルであると、Ｉ１０要求受付は部
５００はこのＩ１０要求がソフトウェアによる割込み処
理であると認識し、命令レジスタ５０７に強制的に割込
み処理コードを設定する。この時、実行制御部５０９は
プログラムカウンタ５０３のアドレス更新ｔ−禁止し、
プログラムカウンタ５０３及びプログラムステータスワ
ード５０４をデータメモリ１０３へ、コ貴させる。
１０要求受付は部５００がサンプリングによυＩ／Ｑ処
理実行要求線４０６がアクティブレベルである事を検出
すると、同時にＩ１０処理処理形態指定線４０７のレベ
ルをサンプリングする。工１０処理実行形態指定線４０
７のレベルがロウレベルであると、Ｉ１０要求受付は部
５００はこのＩ１０要求がソフトウェアによる割込み処
理であると認識し、命令レジスタ５０７に強制的に割込
み処理コードを設定する。この時、実行制御部５０９は
プログラムカウンタ５０３のアドレス更新ｔ−禁止し、
プログラムカウンタ５０３及びプログラムステータスワ
ード５０４をデータメモリ１０３へ、コ貴させる。
Ｉ ／ ０ 要求制御部４００は内部バス１０５上に送
信割込み分岐アドレスを出力し、実行部’；’Ｄ ｆｉ
ｌ（５０９はこの割込み分岐アドレス全プログラムカウ
ンタ５０４に転送する事によシ、送信割込み処理プログ
ラムを開始する。一連のプログラム処理により、割込み
処理プログラムを終了すると、データメモリ１０３へ退
赴していたデータをプログラムカウンタ５０３及びプロ
グラムステータスワード５０４へ戻す事により中断され
ていたプログラム処理へ復帰する。
信割込み分岐アドレスを出力し、実行部’；’Ｄ ｆｉ
ｌ（５０９はこの割込み分岐アドレス全プログラムカウ
ンタ５０４に転送する事によシ、送信割込み処理プログ
ラムを開始する。一連のプログラム処理により、割込み
処理プログラムを終了すると、データメモリ１０３へ退
赴していたデータをプログラムカウンタ５０３及びプロ
グラムステータスワード５０４へ戻す事により中断され
ていたプログラム処理へ復帰する。
一方、Ｉ１０処理処理形態指定線４０７がハイレ啄ルで
あると、工１０要求受付は部５００は要求が自動データ
転送要求である生金認識し、命令レジスタ５０７に強制
的に自動転送処理コードを設定する。実行制御部５０９
はプログラムカウンタ５０３のアドレス更新を禁止する
。この時、プログラムカウンタ５０３．プログラムステ
ータスワード５０４１汎用レジスタセット５０６の値全
その場所に保持したままスタックへ退避することはせず
、以下の処理を開始する。
あると、工１０要求受付は部５００は要求が自動データ
転送要求である生金認識し、命令レジスタ５０７に強制
的に自動転送処理コードを設定する。実行制御部５０９
はプログラムカウンタ５０３のアドレス更新を禁止する
。この時、プログラムカウンタ５０３．プログラムステ
ータスワード５０４１汎用レジスタセット５０６の値全
その場所に保持したままスタックへ退避することはせず
、以下の処理を開始する。
■ Ｉ１０要求制御部４００は内部バス１０５上に第１
の自動転送レジスタ５１０のアドレスを出力する。
の自動転送レジスタ５１０のアドレスを出力する。
■ 実行制御部５０９はこの第１の自動転送レジスタ群
５１０のアドレスを読み込み、このレジスタ群を選択す
る。
５１０のアドレスを読み込み、このレジスタ群を選択す
る。
■ 実行制御部５０９は第１の自動転送レジスタ群５１
０のＭＰ５１０−１の指す送信データ格納領域１０３−
２から送信データを読み出し５ＦＲＰ５１０−２で指さ
れる送信バッファ１０９に転送する。
０のＭＰ５１０−１の指す送信データ格納領域１０３−
２から送信データを読み出し５ＦＲＰ５１０−２で指さ
れる送信バッファ１０９に転送する。
■ ＭＰ５１０−１の値’ｔ” ＡＬＵ ５０５ ｔ−
使って１加算して再びＭＰ５１１−１ヘスドアする。
使って１加算して再びＭＰ５１１−１ヘスドアする。
■ ＴＣ５１０−３の値をＡＬＵ ５０５を使９て１減
算して再びＴＣ５１０−３ヘスドアする。
算して再びＴＣ５１０−３ヘスドアする。
以上の一連の処理で送信の自動データ転送処理全終了す
る。ただしＴＣ５１０−３の値全減算してＯになった時
には、送信Ｉ／Ｑ要求発生部４０１は再び送信Ｉ１０要
求線４０３−１’にアクティブにすると同時に、送信Ｉ
１０処理形趨指定線４０４−１をロウレベルにし送信割
込み要求を発生させる。
る。ただしＴＣ５１０−３の値全減算してＯになった時
には、送信Ｉ／Ｑ要求発生部４０１は再び送信Ｉ１０要
求線４０３−１’にアクティブにすると同時に、送信Ｉ
１０処理形趨指定線４０４−１をロウレベルにし送信割
込み要求を発生させる。
したがってこの時は、送信における自ｒ′ルデータ転送
処理を終了すると、送信割込み要求が発生している為、
送信割込みプログラムが起動される。
処理を終了すると、送信割込み要求が発生している為、
送信割込みプログラムが起動される。
次に、受信Ｉ／Ｑ要求が発生した時の動作を説明する。
Ｉ１０処理処理形態指定ネ４０７がロウレベルの時は、
受信Ｉ ／ ０要求が発生される。受信割込み処理を起
動する方法はＩ１０要求制御部４００が内部バス１０５
上に受信割込み分岐アドレスを出力する以外は送信Ｉ１
０要求と同一である。ｉ／。
受信Ｉ ／ ０要求が発生される。受信割込み処理を起
動する方法はＩ１０要求制御部４００が内部バス１０５
上に受信割込み分岐アドレスを出力する以外は送信Ｉ１
０要求と同一である。ｉ／。
処理実行形態指定線４０７がハイレベルであると、送信
Ｉ／Ｑ要求と同様Ｉ ／ ｏ要求受付は部５００は要求
が自動データ転送要求である事を認識し、命令レジスタ
５０７に強制的に自動転送処理コードを設定する。この
時実行制御部５０９はプログラムカウンタ５０３のアド
レス更新全禁止する。実行部はプログラムカウンタ５０
３．プログラムステータスワード５０４．汎用レジスタ
セット５０６の値を保持したまま、以下の一連の処理を
開始する。
Ｉ／Ｑ要求と同様Ｉ ／ ｏ要求受付は部５００は要求
が自動データ転送要求である事を認識し、命令レジスタ
５０７に強制的に自動転送処理コードを設定する。この
時実行制御部５０９はプログラムカウンタ５０３のアド
レス更新全禁止する。実行部はプログラムカウンタ５０
３．プログラムステータスワード５０４．汎用レジスタ
セット５０６の値を保持したまま、以下の一連の処理を
開始する。
■ Ｉ／Ｑ要求制御部４００は内部バス１０５に第２の
自動転送レジスタ群５１１のアドレス全出力する。
自動転送レジスタ群５１１のアドレス全出力する。
■ 実行制御部５０９は第２の自動転送レジスタ群５１
１のアドレスを読み込みこのレジスタ群を選択する。
１のアドレスを読み込みこのレジスタ群を選択する。
■ 実行制御部５０９は第２の自動転送レジスタ群５１
１の５ＦＲＰ５１１−２で指される受信バッファ１０７
から受信データを読み出し、ＭＰ５１１−１で指される
受信データ格納領域１０３−１に転送する。
１の５ＦＲＰ５１１−２で指される受信バッファ１０７
から受信データを読み出し、ＭＰ５１１−１で指される
受信データ格納領域１０３−１に転送する。
■ ＭＰ５１１−１の値をＡＩ、Ｕ ５０５を使って１
加算して再びＭＰ５１１−１ヘスドアする。
加算して再びＭＰ５１１−１ヘスドアする。
■ ＴＣ５１１−３の値をＡＬＵ ５０５を使りて１減
算して再びＴＣ５１１−３ヘスドアする。
算して再びＴＣ５１１−３ヘスドアする。
以上の一連の処理で受信の自動データ転送処理を終了す
る。ただし、ＴＣ５１１−３の値が減算で０になった時
には、受信Ｉ１０要求発生部４００は送信の場合と同様
、再び受信Ｉ１０要求線４０３−２全アクティブにし、
受信Ｉ１０処理形態指定線４０４−２’ｉｆロウレベル
にして、受信割込み要求を発生させる。したがってこの
時は受信における自動データ転送処理を終了すると、受
信割込み要求が発生している為受信側込みプログラムが
起動される。
る。ただし、ＴＣ５１１−３の値が減算で０になった時
には、受信Ｉ１０要求発生部４００は送信の場合と同様
、再び受信Ｉ１０要求線４０３−２全アクティブにし、
受信Ｉ１０処理形態指定線４０４−２’ｉｆロウレベル
にして、受信割込み要求を発生させる。したがってこの
時は受信における自動データ転送処理を終了すると、受
信割込み要求が発生している為受信側込みプログラムが
起動される。
以上説明した通シ、本発明に基づくシリアルデータ処理
装置は、受信Ｉ／Ｑ要求、送信Ｉ／Ｑ要求に対し、受信
割込みと送信割込みの処理形態と、受信Ｉ／Ｑ要求によ
る自動データ転送処理および送信Ｉ１０要求による自動
データ転送処理の処理形態との２種類の形態全選択的に
制御できる。そして、ソフトウェアで割込みを選択した
時には送受信Ｉ／Ｑ要求に起因する各種データ処理全従
来通シ割込みプログラムで処理する事ができる。また、
ソフトウェアの設定で送受信工１０要求による送受信デ
ータの転送を自動データ転送処理で行なう時には、従来
の割込み処理に内在していたプログラムカウンタ、プロ
グラムステータスワードの退避処理、割込みプログラム
への分岐処理、レジスタの退避処理、命令の読み出し、
デコード等に費していた時間を大幅に削減する事ができ
、ＣＰＵの処理能力の低下を最小限に抑える事が可能で
ある。以上の通り、本発明に基づくシリアルデータ処理
装置は、シリアルデータ転送装置に対して最も適した送
受信データ処理手段を提供する事が可能で実用効果はき
わめて高い。
装置は、受信Ｉ／Ｑ要求、送信Ｉ／Ｑ要求に対し、受信
割込みと送信割込みの処理形態と、受信Ｉ／Ｑ要求によ
る自動データ転送処理および送信Ｉ１０要求による自動
データ転送処理の処理形態との２種類の形態全選択的に
制御できる。そして、ソフトウェアで割込みを選択した
時には送受信Ｉ／Ｑ要求に起因する各種データ処理全従
来通シ割込みプログラムで処理する事ができる。また、
ソフトウェアの設定で送受信工１０要求による送受信デ
ータの転送を自動データ転送処理で行なう時には、従来
の割込み処理に内在していたプログラムカウンタ、プロ
グラムステータスワードの退避処理、割込みプログラム
への分岐処理、レジスタの退避処理、命令の読み出し、
デコード等に費していた時間を大幅に削減する事ができ
、ＣＰＵの処理能力の低下を最小限に抑える事が可能で
ある。以上の通り、本発明に基づくシリアルデータ処理
装置は、シリアルデータ転送装置に対して最も適した送
受信データ処理手段を提供する事が可能で実用効果はき
わめて高い。
なお、シリアルデータの転送のみならず、パラレルデー
タの転送にも本発明は十分適用できる。
タの転送にも本発明は十分適用できる。
第１図は従来のマイクロコンピュータのブロック図、第
２図は従来の受信処理のフローチャート、第３図は従来
の送信処理のフローチャート、第４図は本発明の一実施
例によるＩ／Ｑ要求制御部のブロック図、第５図はその
実行部とメモリ部の詳細表ブロツク図である。１００・
・・・・・従来のマイコン、１０１・・・・・・従来の
マイコンの実行部、１０２・・・・・・プログラムメモ
リ、１０３・・・・・・データメモリ、１０４・・・・
・・シリアルデータ転送装置、１０５・・・・・・内部
バス、１０７・・・・・・受Ｆ バッファ、１０９・・
・・・・送信バッファ、１１０・・・・・・受信完了信
号、１１２・・・・・・送信完了信号、４００・・・・
・・Ｉ１０要求制御部、４０１・・・・・・送信Ｉ１０
要求発生部、４０２・・・・・・受信■１０要求発生部
、４０３・・・・・・Ｉ１０要求線、４０４・・・・・
・Ｉ１０処理形態指定綜、４０５・・・・・・■１０要
求バス、４０６・・・・・・Ｉ１０処理処理費求線、４
０７・・・・・・Ｉ１０処理処理形態指定線、４０８・
・・・・・優先順位判別及びＩ１０要求指定部、５００
・・・・・・工、１０要求受付は部、５０３・・・・・
・プログラムカウンタ、５０４・・・・・・プログラム
ステータスワード、５０５・・・・・・ＡＬＵ、５０６
・・・・・・汎用レジスタセット、５０７・・・・・・
命令レジスタ、５０８・・・・・・命令デコーダ、５０
９・・・・・・実行制御部、５１０・・・・・・第１の
自動転送レジスタ群、５１１・・・・・・第２の自動転
送レジスタ群。 第１ 侶 第 ７ 千ンＩ
２図は従来の受信処理のフローチャート、第３図は従来
の送信処理のフローチャート、第４図は本発明の一実施
例によるＩ／Ｑ要求制御部のブロック図、第５図はその
実行部とメモリ部の詳細表ブロツク図である。１００・
・・・・・従来のマイコン、１０１・・・・・・従来の
マイコンの実行部、１０２・・・・・・プログラムメモ
リ、１０３・・・・・・データメモリ、１０４・・・・
・・シリアルデータ転送装置、１０５・・・・・・内部
バス、１０７・・・・・・受Ｆ バッファ、１０９・・
・・・・送信バッファ、１１０・・・・・・受信完了信
号、１１２・・・・・・送信完了信号、４００・・・・
・・Ｉ１０要求制御部、４０１・・・・・・送信Ｉ１０
要求発生部、４０２・・・・・・受信■１０要求発生部
、４０３・・・・・・Ｉ１０要求線、４０４・・・・・
・Ｉ１０処理形態指定綜、４０５・・・・・・■１０要
求バス、４０６・・・・・・Ｉ１０処理処理費求線、４
０７・・・・・・Ｉ１０処理処理形態指定線、４０８・
・・・・・優先順位判別及びＩ１０要求指定部、５００
・・・・・・工、１０要求受付は部、５０３・・・・・
・プログラムカウンタ、５０４・・・・・・プログラム
ステータスワード、５０５・・・・・・ＡＬＵ、５０６
・・・・・・汎用レジスタセット、５０７・・・・・・
命令レジスタ、５０８・・・・・・命令デコーダ、５０
９・・・・・・実行制御部、５１０・・・・・・第１の
自動転送レジスタ群、５１１・・・・・・第２の自動転
送レジスタ群。 第１ 侶 第 ７ 千ンＩ
Claims (1)
- 送信処理に伴う第１の処理要求と受信処理に伴う第２の
処理要求とを発生する発生部と、前記第１および第２の
処理要求に基づき処理を行う実行部と、処理データ及び
プログラムを記憶するメモリ部とを備えたデータ処理装
置において、前記実行部は通常のプログラム実行途中の
状態をスタックに退避することなく前記ｇｔおよび第２
の処理要求に対応した処理を行なうようにした事を特徴
とする情報処理装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040005A JPS60183662A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
| DE85102394T DE3587643T2 (de) | 1984-03-02 | 1985-03-04 | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
| EP85102394A EP0153764B1 (en) | 1984-03-02 | 1985-03-04 | Information processor having an interruption operating function |
| US07/287,622 US5036458A (en) | 1984-03-02 | 1988-12-20 | Information processor executing interruption program without saving contents of program counter |
| US07/691,284 US5159688A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation in two modes |
| US07/691,297 US5163150A (en) | 1984-03-02 | 1991-04-25 | Information processor performing interrupt operation without saving contents of program counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59040005A JPS60183662A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60183662A true JPS60183662A (ja) | 1985-09-19 |
| JPH0414377B2 JPH0414377B2 (ja) | 1992-03-12 |
Family
ID=12568793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59040005A Granted JPS60183662A (ja) | 1984-03-02 | 1984-03-02 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60183662A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224831A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | デ−タ受信処理方式 |
| JPS63118947A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS63118949A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| JPS63118950A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| JPH01152540A (ja) * | 1987-09-10 | 1989-06-15 | Nec Corp | データ処理装置 |
-
1984
- 1984-03-02 JP JP59040005A patent/JPS60183662A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62224831A (ja) * | 1986-03-25 | 1987-10-02 | Nec Corp | デ−タ受信処理方式 |
| JPS63118947A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS63118949A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| JPS63118950A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| JPH01152540A (ja) * | 1987-09-10 | 1989-06-15 | Nec Corp | データ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0414377B2 (ja) | 1992-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |