JPS601845A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路装置（以下ＩＣ）に係り、特にブロッ
ク方式による設計方法の改善に関するものである。

ＩＣのパターン設計をする場合、通常まとまった機能を
有する区画ごとに区切り、この区画相互のレイアウト決
定と、さらに細部のパターン設計とは異なる次元で進め
られる。これをさらに規格化したものにビルディング、
ブロック方式がある。

単位機能をもつ素子、又はそれを組み合わせたブロック
をあらかじめ設計、登録しておき、実際に全体を設計す
る段階ではブロックのレイアウト及びブロック間配線だ
けを行なうことで作業の効率化をはかるのである。特に
ゲートアレイ等で用いられているマスタースライス方式
では、多品種にわたる共通の下地パターンが用意され、
それに配線系のみに限定されたビルディングブロック方
式により設計を行なっている。

しかしパターン設計をこの様にブロック相互ｍ」のレベ
ルとブロック内部のレベルに分離したことによシ、不都
合な点も出てきた。ブロック間の配線を行う場合、実際
はブロック毎に設定された端子間を結線することになる
。このブロック端子の位置は、ブロック間配線パターン
に大きく影響するにもかかわらず、ブロック内部の設計
段階ではほとんど考慮されない。ブロック配置前ではど
の方向からの配線と接続されるか不定だからでるる。

端子位置が不適当でめったルすると、配線の無駄な回シ
込み及び多層配線間の交叉数の増加が起こシ、さらに配
線の局所的な過密により、配線領域の不足をまねく。そ
の様な例を第１図に示す。ブロックＡとブロック群Ｂの
間で端子ａ１．ａ２・・・と、対応する端子ｂ１．ｂ２
・・・の間で結線されているが、ブロックＡを回する配
線が多くみられる。

その対策として現＆等’１４位端子の設置がよ〈実施さ
れている。通′辞は第２図（６）の様にブロック枠４の
上の相対する側に同一電位端子を多設し、他のブロック
からの配線方向に応じて、等電位端子（１１，１２）と
（２１，２２）から各１つずつ選択できる。第２図（ロ
）にその実施例を示す。ブロックＣ，Ｄが図の様に配置
されている。吟電位端子（ＣＩＩ　Ｃ２）と（ｄｌ、ｄ
２）の間だけの結線を考えた場合、経路ｔよシ経路ｍの
方が短かく、ｃｌ−ｄ２と配線した方が有利となる。し
かしブロック内の等電位端子間の配線はある程度の各賞
を常にブロック間配組に付加し、ブロック間の信号伝達
速度を悪化させる。また第２図（５）に示すその配線パ
ターン３は等電位端子の目的上、ブロック内部を横切る
ことになシ他の内部配線の障害となる。実際にブロック
内配線のパターンが複雑になるにつれて、等電位端子の
設定は困難になってくる。

配線の混みぐあいに応じてブロック位置を変えれば、以
上のような方法は不必要であるが、配置決定されたブロ
ック群の一部ブロックを移動させると他のブロックとの
相対関係等によシ、さらに広範囲にわたるブロック再配
置が必要になってくる。

本発明はこれらのブロックの占有領域の形状が対称変換
波と対称変換前で重なり合うようなパターンをＭするこ
とを特徴とする。

これにより、等電位端子を多設したのと同等の効果を得
ることができる。

以下にその例を掲げ、説明をする。まずブロックパター
ン設計時に第３図に示すとおりブロック外形ＩＡとその
Ｘ軸対称形の２人が重なる様な形状をもたせておく。対
称形は軸対称に限らない。

この様な形状をそなえていれば、ブロック配置決定後も
ブロック位置及び占有領域形状を変えずに、実質的なブ
ロックパターン変更なしで端子位置を変えることが可能
となる。これによりブロック間配線パターンに応じて端
子位置を選択して、ブロック間配線の無駄な回シ込みを
軽減することができる。第１図のブロックＡに本発明を
実施すると第４図に示す様に無駄な配線を減らすことが
できる。この場合（正方形を４５°回した形◇）◇印の
ブロック端子はブロック占有形状に影響しない様にする
。

本発明はマスタースライス方式においても大きな効果を
発揮する。下地となるパターンにあらかじめ対称性をも
たせておき、それに重ねる配線ノ（ターンを自由に方向
転換できるようにし、配線）くターンに含まれるブロッ
ク間接続端子の位置を選択することができる。

以下にマスタースライスの一品棟でめるゲートアレイに
ついて本発明の実施例を示す。ゲートアレイはブロック
の下地となるセルが規則正しく配置されており、このセ
ル領域の任意の場所に機能ブロックを置くことができる
。つまジブロック配置の組み会わせは無限に有り、当然
ブロック端子もめらゆる方向から結線が行なわれる。第
５図は３棟のブロックエ、ｔｒ、　Ｋの外枠４とその枠
上にある端子位置を示す。ブロック外枠コーナーにある
Ｆ印はブロック座標原点とブロックパターンの方向を示
す。第６図（４）はセルの対称形態を示す。

このセルパターン５はＸ、Ｙ方向の対称軸をもち、それ
にプロックエを重ねた場合、第６図（１３＋に示すよう
にｆ’ｌ、　Ｆ２．　ＩＩ’３．　Ｆ４の４方向の選択
ができ、１つの端子に関して４つの位置を持つのと同等
になる。他のブロックｌ、　Ｊについても同様である。

第７図に示すように配線領域１とセルが配列式れた領域
２が父互に配し、そこへ図−３のブロックを配置、端子
間接続を同じにして本発明を実施しない場合（第７図（
６））と実施した場伍第７図（ハ））について比較検討
してみる。配線は二つのノーよシ成り、Ｘ方向及びブロ
ック内配線は第１ノーのみ、Ｙ方向は第二ノーのみと使
用制限されている。第７図（５）に較べ第７図（ロ）は
端子間配線長が短かく、配線領域におけるＸ方向の配線
チャンネル使用数も一本少ない。配線チャンネル必要蓋
が減れば配線領域も縮少でき、配線長もさらに短かくで
きる。ＩＣのチップ面積も小さくすることが可能となる
。

ゲートアレイの場合も全体のブロック配置を決定した俊
、一部ブロック位置の変更は非常に困難である。さらに
同じ下地パターンが〈シ返し配列されていない通常のマ
スタースライス品種ではブロックを移動させるのは不可
能である。そうした場合でも本発明を実施すれば、ブロ
ックの占有位置を変えずに端子位置を変更し、無駄な配
線を減少させることができる。

以上説明したように本発明を実施することによシ、集積
回路内の配線効率を改善し、配線長の減少によ多信号伝
達速度をめげ、必要配線領域を減らしチップ面積の縮少
をはかることができる。よって本発明に集積回路の機能
向上に寄与することができる。

【図面の簡単な説明】

第１図は通常のブロック間配線を示すパターン図。ａｌ
、ａ２．ａ３．ａ４．ａ５はブロックへの端子、ｂｌ、
ｂ２．ｂ３．ｂ４．ｂ５はブロック郡Ｂの内のａｌ、ａ
２．ａ３．ａＣａ５と接続される端子を示す。第２図（
へ）は１ブロツク内における等電位端子設定例を示すパ
ターン図。第２図（ハ）は２ブロツクにまたがる等電位
間の配線経路を示すパターン図。１１と２１．２１と２
２．　ＣＩとｃ２．ｄｌとｄ２は等電位端子の対、３は
等電位端子間のブロック内配線、４はブロック外枠を示
す。ｔ、　ｍはブロックＣ，Ｄ間の２通シの配線経路を
示す。第３図＃′ｉＸ軸に対するブロック形状ＩＡと２
人の対称関係を示す。第４図は第１図のパターンに本発
明を実施した結果を示したパターン図。各端子名は第１
図と同じ。第５図は１．Ｊ。 Ｋ３種類のブロックの端子位置を示したパターン図。１
１．Ｉ２．Ｉ３はブロックエの端子、ＪＩＪ２．Ｉ３は
ブロックＪの端子、Ｋｌ、に２はブロックにの端子を示
す。第６図（５）はセル形状５の対称軸Ｘ、　Ｙとその
セルに重なるブロックの外枠４のパターン図。第６図（
ハ）はブロックＩの４つの対称形態Ｆｌ、Ｆ’２．Ｆ３
．Ｆ４を示したパターン図。第７図（５）はブロックＩ
、Ｊ、にのゲートアレイ上での配置、配線パターン図。 第７図（ロ）は第７図（５）に本発明を実施して改善さ
れた結果を示すパターン図。６は配線領域、７はセルア
レイ領域を示す。０印は１−２層間■ｉａホールを示す
。第５図、第６図、第７図においてブロック外枠４のコ
ーナーに口社印はブロック座標原点とブロックパターン
の方向を示す。 第　ｌ　図 ２Ａ 熟３　閉 第　４　図 Ｊ 第Ｓ　図 Ａ’／ に２　Ｋ 第　６　図（Ａ） 第　６　図　（Ｂ） 〆 范　７　図　（Ａ）

Claims (1)

【特許請求の範囲】
1. 一つのチップ同で、まとまった機能を有する回路パター
   ンの占有領域が対称変換によシ重なる形状を有すること
   を特徴とする集積回路装置。