JPS60187060A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60187060A
JPS60187060A JP59042417A JP4241784A JPS60187060A JP S60187060 A JPS60187060 A JP S60187060A JP 59042417 A JP59042417 A JP 59042417A JP 4241784 A JP4241784 A JP 4241784A JP S60187060 A JPS60187060 A JP S60187060A
Authority
JP
Japan
Prior art keywords
source
metal
semiconductor substrate
resistance
drain
Prior art date
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Pending
Application number
JP59042417A
Other languages
English (en)
Inventor
Juri Kato
樹理 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
Priority to JP59042417A priority Critical patent/JPS60187060A/ja
Publication of JPS60187060A publication Critical patent/JPS60187060A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor

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  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ・本発明はＬＳＩの高集積化及び高速化を可能にする半
導体装置に関する。特にＭＯＳＦＥＴを高集積するＬＳ
Ｉにおいて有効である。
従来、ＭＯＳＦＥＴのソースドレインは半導体基板に不
純物イオンを高濃度注入することにより形成されていた
。しかしながらＬＳＩの高集積化に伴いＭＯ８ＦＦｉＴ
は微細化され、ソース・ドレイン拡散層が浅くなり、拡
散層のシート抵抗が増大しＬＳＩの高速化に制限を与え
る。また、ＭＯＳＦＥＴの微細化に伴い絶縁層で分離さ
れた配線とソース・ドレイン拡散層を接続するコンタク
ト穴が小さくなると共にコンタクト抵抗が増大し、ＬＳ
Ｉの高速化に制限を与える。
本発明はかかる従来の欠点を取り除き、微細化されたＭ
ＯＳＦＥＴのコンタクト抵抗及びソース・ドレイン拡散
層の低抵抗化を計り、ＬＳＩの高集積かつ高速化を可能
にする半導体装置を提供することを目的とする。本発明
による半導体装置Ｇま、半導体基板に溝が形成され、溝
に番ま金属また番は金属シリサイドが埋め込まれること
を特徴としている。
以下実施例を用いて説明する。
第１図は、従来のＭｏ５ＦＫ、’Ｉ’の断面図である０
半導体基板１には、素子間分離絶縁層２．ゲート膜３．
ゲート電極４を形成後、不純物イオン注入によりソース
・ドレイン拡散層５を形成、続し）で層間絶縁膜６及び
ＡＬ配線７が形成される。従来のＭＯＳＦＥＴにおいて
、ＬＳＩが高集積化するに伴いソース・ドレイン拡散層
はより浅くなり、ＡＬ配線７と拡散層５を接続するコン
タクト穴はより微細化される。このため、０．３μ惧以
下の接合深さを持つＰ型拡赦層の抵抗は５０Ω／口より
大きくなり、Ｎ型拡散層の抵抗も０．２μ恒以下の接合
深さでは、５０Ω／口より大きくなる。また、ＡＬとＳ
１拡散層のコンタクト抵抗は、コンタクト穴が１μ♂　
より小さくなると１００Ωを超える。このため、従来の
ＭＯ８ＦＦｌｉＴを含むＬＳＩは、微細化を進めると拡
散層抵抗及びフンタクト抵抗が増大しＬＳＩの高速化を
防げ、ＭＯ８Ｆｌ！ｌｔＴの高集積化に制限を与えてい
た。
第２図、第３図は、本発明によるＭＯ５ＦＥＴの断面図
である。第２図においては、ソース・ドレイン拡散層１
２に金属１５または金属シリサイドが埋め込まれている
。半導体基板８には、素子間分離絶縁層９．ゲート膜１
０．ゲート電極１１、イオン注入によるソース・ドレイ
ン１２　’ｉ：　ＪＦｆ’　成後、ソース・ドレイン１
２領域に浅い溝を堀り、溝１５をタングステン・モリブ
デン、またはタンタルで埋め込み、続いて層間絶縁膜１
６及びＡＬ配線１４が形成される。第２図の構造を持つ
ＭＯＳＦＥＴではソース・ドレインの抵抗が、埋め込ま
れた金属１５のために非常に小さく、溝の深さが０．１
μ情で１Ω／口程度である。従って、接合深さが０．２
μ情程度の拡散層１２の実質抵抗は１Ω／口程度まで低
くすることができる。第３図においては、層間絶縁膜２
１で分離されたＡＬ配線１２と半導体基板拡散層２０．
２３とを接続するコンタクト穴２５及び半導体基板拡散
層に堀された満２４＆こけ金属または金属シリサイドが
埋め込まれている。半導体基板１６には、素子間分離絶
縁層１７．ゲート膜１８．ゲート電極１９．イオン注入
Ｇこよるソース・ドレイン２０９層間絶縁膜２１を形成
後、コンタクト穴２５を形成、コンタクト穴領域の半導
体基板に溝２４を堀った後、溝から再び拡散層２０と同
じ型の不純物を拡散し溝の周囲２６に拡散領域を拡げる
。続いて金属または金属シリサイド２４．２５を基板の
溝２４とコンタクト穴２５に埋め込み、最後にＡＬ配線
２２が形成される。第６図の構造を持つＭＯ８ＦＦｉＴ
では、ＡＬ配線と拡散層２０．２３とのコンタクト抵抗
は、ソース・ドレイン領域に埋め込まれた金属または金
属シリサイド２４とソース・ドレイン拡散層２０，２ろ
とのコンタクト抵抗により決足される。金属（ＡＬでも
Ｍｏ、Ｔａ、Ｗでも良い）２４と拡散層２０．：２３と
の接触面積は、コンタクト穴が１／１　ｒｎ　”の場合
でも溝２４の深さが１μｍであれば、５１１？ＦＬ２あ
る。従って、コンタクト穴が１μｒｒＬｏと微細化され
ても、溝を深く堀ることにより２０Ω／口以下のコンタ
クト抵抗が可能になる。従って、本発明によれば、微細
化されたＭＯ８ＦＦｉＴにおいて浅い接合深さを持ちか
つ低抵抗のソース・ドレイン拡散層及び低コンタクト抵
抗を持つ微細コンタクト穴によるＡＬ配線と半導体基板
の接続が可能になる。
以上説明したように、本発明は、ＬＳＩの高速化と高集
積化を可能にする半導体装置を提供する
【図面の簡単な説明】
第１図・・・・・・従来のＭＯＳＦＥＴの断面図第２図
、第！１図・・・・・・本発明ＧこよるＭＯ８ＦＦｉＴ
の断面図 ｉ　、　Ｅｌ、　１６・・・・・・半導体基板２．９．
１７・・・・・・素子間分離絶縁層３．１０．１８・・
・ゲート膜 ４．１１．１９・・・ゲート電極 ５．１２．２０・・・イオン注入によるソース・ドレイ
ン拡散層 ６，１３．２１・・・層間絶縁膜 ７．１４．２２・・・ＡＬｉｉｌ！線 １５・・・・・・浅い溝に埋め込まれた金属または金属
シリサイド ２３・・・・・・溝形成後拡げられた拡散層２４・・・
・・・深い溝に埋め込まれたＡＬ、高融点金属、または
シリサイド ２５・・・・・・コンタクト六Ｇこ埋め込まれたＡＬ、
高融点金属、またはシリサイド 以　上 出願人　株式会社諏訪精工舎 代理人　弁理士　最上　務

Claims (1)

  1. 【特許請求の範囲】 （１）　半導体基板には金属または金属シリサイドが埋
    め込まれてなることを特徴とする半導体装置（２）　Ｍ
    　ＯＳ　Ｆ　Ｅ　Ｔにおいて、半導体基板のソース・ド
    レイン領域には溝が形成され、原潜は金属または金属シ
    リサイドが埋め込まれてなることを特徴とする特許請求
    の範囲第１項記載の半導体装置。 （８）　Ｍ　ＯＳ　Ｆ　ＥＴからなるＬＳＩにおいて、
    層間絶縁膜で分離された金属配線と半導体基板拡散層と
    を接続するコンタクト穴領域の半導体基板には溝が形成
    され、該コンタクト穴及び原潜は金属または金属シリサ
    イドが埋め込まれてなることを特徴とする特許請求の範
    囲第１項記載の半導体装置。
JP59042417A 1984-03-06 1984-03-06 半導体装置 Pending JPS60187060A (ja)

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Cited By (6)

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