JPS60196965A - 可変抵抗素子 - Google Patents
可変抵抗素子Info
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- JPS60196965A JPS60196965A JP60000183A JP18385A JPS60196965A JP S60196965 A JPS60196965 A JP S60196965A JP 60000183 A JP60000183 A JP 60000183A JP 18385 A JP18385 A JP 18385A JP S60196965 A JPS60196965 A JP S60196965A
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- resistor
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- transistor
- resistance
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の第１」用分野〕
本発明は、半導体集積回路に係り、特に製造バラツキや
使用電源電圧の変動や温度変化等を補償した小面積のバ
イポーラ形半導体集積回路に関するものである。
使用電源電圧の変動や温度変化等を補償した小面積のバ
イポーラ形半導体集積回路に関するものである。
従来、バイポーラ形集槓回路による論理回路の構成は、
ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ）回路およびＥＣＬ （Ｅｍｉ ｔ ｔｅ
ｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）回路が主として用
いられている。そのほかＲＴＬ（Ｒｅｓｉｓｔｏｒ Ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路、ＤＣＴＬ（Ｄ
ｉｒｅｃｔ Ｃｏｕｐｌｅｄ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ）回路、ＤＴＬ（１）ｉｏｄｅ Ｔｒａｎｓ
ｉｓｔｏｒ Ｌｏｇｉｃ）回路等が知られているが、ス
イッチング速度、？＃音余裕、ファンイン・ファンアウ
ト特性、使い易さ等の点から前記ＴＴＬ回路やＭＣＬ１
ｇｌ路にとって代わられつつある。
ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ）回路およびＥＣＬ （Ｅｍｉ ｔ ｔｅ
ｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）回路が主として用
いられている。そのほかＲＴＬ（Ｒｅｓｉｓｔｏｒ Ｔ
ｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ）回路、ＤＣＴＬ（Ｄ
ｉｒｅｃｔ Ｃｏｕｐｌｅｄ Ｔｒａｎｓｉｓｔｏｒ
Ｌｏｇｉｃ）回路、ＤＴＬ（１）ｉｏｄｅ Ｔｒａｎｓ
ｉｓｔｏｒ Ｌｏｇｉｃ）回路等が知られているが、ス
イッチング速度、？＃音余裕、ファンイン・ファンアウ
ト特性、使い易さ等の点から前記ＴＴＬ回路やＭＣＬ１
ｇｌ路にとって代わられつつある。
しかしながら、高集積度のＬＳＩを構成する上において
は、■回路を構成する部品点数が少ないこと、■γ自費
電力が少ないこと、■電源変動、温度変動、製造バラツ
キに強いこと、■筒集積化しつること、等が重要性を増
してくる。この点から書び回路構成を見直すと、■■に
関しては上記ＲＴＬもしくはＤＣＴＬが有オリである。
は、■回路を構成する部品点数が少ないこと、■γ自費
電力が少ないこと、■電源変動、温度変動、製造バラツ
キに強いこと、■筒集積化しつること、等が重要性を増
してくる。この点から書び回路構成を見直すと、■■に
関しては上記ＲＴＬもしくはＤＣＴＬが有オリである。
しかし、几ＴＬやＤＣＴＬは■■に関しては十分でない
。そのため、ＬＳＩとしてはこれらの回路は敬遠さｎて
きた。むしろ回路の構成素子数は多いが、回路動作の安
定性と従来の冥績に基づ＜ＴＴＬ、Ｊ！３ＣＬ回路のＬ
ＳＩ化や、１段では閾値を持たないが多段で閾値を持つ
Ｎ Ｔ Ｌ （Ｎｏｎ Ｔｈｒ＝ｔｈｏｌｄＬｏｇｉｃ
）回路等が多く用いられてきた。
。そのため、ＬＳＩとしてはこれらの回路は敬遠さｎて
きた。むしろ回路の構成素子数は多いが、回路動作の安
定性と従来の冥績に基づ＜ＴＴＬ、Ｊ！３ＣＬ回路のＬ
ＳＩ化や、１段では閾値を持たないが多段で閾値を持つ
Ｎ Ｔ Ｌ （Ｎｏｎ Ｔｈｒ＝ｔｈｏｌｄＬｏｇｉｃ
）回路等が多く用いられてきた。
また、これらの回路構成において、温度補償を行りたも
のとして、特公昭４６−４１８５４号公報がある。しか
しながら、上記技術は、温度補償以外は″に應しておら
ず、動作の安定化としては、不充分であった。
のとして、特公昭４６−４１８５４号公報がある。しか
しながら、上記技術は、温度補償以外は″に應しておら
ず、動作の安定化としては、不充分であった。
更に可変抵抗素子については、全く考慮していない。
本発明は、上記■〜■の条件を実現しつるＬＳＩの回路
構成に適した牛尋体集積回路を提供しつる可変抵抗素子
を提供することを目的とするものである。
構成に適した牛尋体集積回路を提供しつる可変抵抗素子
を提供することを目的とするものである。
本発明では、ベース・ピンチ抵抗のピンチ用不純物領域
に制御電圧を印加することによって、そこから伸びる空
乏層を制御し、抵抗値を制御するものである。
に制御電圧を印加することによって、そこから伸びる空
乏層を制御し、抵抗値を制御するものである。
本発明の脣徴は、従来−足な抵抗体を用いていた第１図
に示すようなＲＴＬもし゛くはＤＣＴＬ回路において、
その欠点であった電源電圧の変動、温度特性、製造バラ
ツキを吸収するためにＭ２図に示すような可変抵抗体を
用いる点にある。通常、ＲＴ 、Ｌ回路のゲートを構成
するトランジスタは、製造条件のバラツキによってその
電流増幅率ｈＦｉｌは＋１００％〜−５０俤の変化をす
る。抜だ温度上昇に対して電流増幅率ｈＰＢは大略１％
／℃はども変化する。これによってゲートに流出入する
電流も大きく変動を受け、したがって安定なゲート回路
を構成するのが因難である。また従来回路では、負荷抵
抗凡。やベース直列抵抗九の抵抗値が一定であるため、
電源電圧Ｖｃｃの変動に対してもそのまま大きな影響を
受ける欠点を有している。
に示すようなＲＴＬもし゛くはＤＣＴＬ回路において、
その欠点であった電源電圧の変動、温度特性、製造バラ
ツキを吸収するためにＭ２図に示すような可変抵抗体を
用いる点にある。通常、ＲＴ 、Ｌ回路のゲートを構成
するトランジスタは、製造条件のバラツキによってその
電流増幅率ｈＦｉｌは＋１００％〜−５０俤の変化をす
る。抜だ温度上昇に対して電流増幅率ｈＰＢは大略１％
／℃はども変化する。これによってゲートに流出入する
電流も大きく変動を受け、したがって安定なゲート回路
を構成するのが因難である。また従来回路では、負荷抵
抗凡。やベース直列抵抗九の抵抗値が一定であるため、
電源電圧Ｖｃｃの変動に対してもそのまま大きな影響を
受ける欠点を有している。
これらはすべて負荷抵抗Ｒｃやベース直列抵抗ＲＢの抵
抗値が一定であることに由来している。本発明では、ｆ
ｉ１条件のバラツキによってトランジスタＱ□の電流増
幅率ｈＦＩｌが大きくなった場合には可俊抵抗体Ｒｃｘ
−鴇やもそれぞれの抵抗値が太きｈＦｌが大きくなれば
可変抵抗素子工、４エも温度上昇で抵抗値が大きくなる
ようにし、電源電圧が大きい方に変動したら可変抵抗素
子ａｘ、”１工の抵抗値も大きくなるようにして、ゲー
トの流出入の電流を制限するようにする。また上述の条
件が小さい方に行く場合は、可俊抵抗体鳥工、４エの抵
抗値も小さい方に変化して流出入の電流を増加させるよ
うにする。このようにすることによって従来のＲＴＬ回
路の動作を安定させることができ、電源俊鯛、温度特性
、製造バラツキにつよいＬＳＩ化に適した回路とするこ
とができる。
抗値が一定であることに由来している。本発明では、ｆ
ｉ１条件のバラツキによってトランジスタＱ□の電流増
幅率ｈＦＩｌが大きくなった場合には可俊抵抗体Ｒｃｘ
−鴇やもそれぞれの抵抗値が太きｈＦｌが大きくなれば
可変抵抗素子工、４エも温度上昇で抵抗値が大きくなる
ようにし、電源電圧が大きい方に変動したら可変抵抗素
子ａｘ、”１工の抵抗値も大きくなるようにして、ゲー
トの流出入の電流を制限するようにする。また上述の条
件が小さい方に行く場合は、可俊抵抗体鳥工、４エの抵
抗値も小さい方に変化して流出入の電流を増加させるよ
うにする。このようにすることによって従来のＲＴＬ回
路の動作を安定させることができ、電源俊鯛、温度特性
、製造バラツキにつよいＬＳＩ化に適した回路とするこ
とができる。
以下、図面によって本発明を読切する。
第３図は本発明の一実施例を読切する回路図を示したも
ので（ａ）が回路素子を使って具体的に表わした図であ
り（ｂ）はその鍋理回路図である。第３図において、Ｉ
ＮＶはトランジスタＱ１と負荷抵抗Ｒｔ、１とベース直
列抵抗塊□とで構成されるインバータ回路であり、Ｎｕ
ｌｌ、はトランジスタＱ２、Ｑ３と負荷抵抗）ｌｔ、２
とベース直列抵抗塊２、塊、とで構成されるノア回路で
ある。ここで、抵抗体凡。１ｋＬｃ２、Ｒ１３１、ｋＬ
Ｂ２、八、は本発明による概念を付加した可変抵抗体で
ある。なお、Ｖｃｃは電源電圧であり、Ｖ□はインバー
タ回路ＩＮＶの入力電圧であり、■２はその出力電圧で
あると同時にノア回路ＮＯ凡の一方の入力電圧となるも
の、Ｖ３はこのノア回路の他方の入力端子であり、■４
はその出力電圧である。
ので（ａ）が回路素子を使って具体的に表わした図であ
り（ｂ）はその鍋理回路図である。第３図において、Ｉ
ＮＶはトランジスタＱ１と負荷抵抗Ｒｔ、１とベース直
列抵抗塊□とで構成されるインバータ回路であり、Ｎｕ
ｌｌ、はトランジスタＱ２、Ｑ３と負荷抵抗）ｌｔ、２
とベース直列抵抗塊２、塊、とで構成されるノア回路で
ある。ここで、抵抗体凡。１ｋＬｃ２、Ｒ１３１、ｋＬ
Ｂ２、八、は本発明による概念を付加した可変抵抗体で
ある。なお、Ｖｃｃは電源電圧であり、Ｖ□はインバー
タ回路ＩＮＶの入力電圧であり、■２はその出力電圧で
あると同時にノア回路ＮＯ凡の一方の入力電圧となるも
の、Ｖ３はこのノア回路の他方の入力端子であり、■４
はその出力電圧である。
第４因は第３図のうちのインバータ回路ＩＮＶの部分を
集積回路のレイアウトパターンで示したものである。第
４図におけるｘ−ｘ’の線に沿った部分の断面構造を第
５図に示す。すなわち、可変抵抗体としてここではベー
ス・ピンチ抵抗ヲ用いた例を示す。
集積回路のレイアウトパターンで示したものである。第
４図におけるｘ−ｘ’の線に沿った部分の断面構造を第
５図に示す。すなわち、可変抵抗体としてここではベー
ス・ピンチ抵抗ヲ用いた例を示す。
第５図に示したように、通常のバイポーラ集積回路の製
造方法にしたがって、Ｐ形基板１に選択拡散によってＮ
＋′ｍ込みＪｆｋ２を設け、これらの上にＮ形エピタキ
シャル層を形成し、Ｐ 分離拡散４によってＮ形エピタ
キシャル層の島３を形成し、この島の中にトランジスタ
のベースとすべきＰ拡散層５とベース直列抵抗体とすべ
きＰ拡散層６およびコレクタ直列抵抗とすべきＰ拡散層
６′を設け、ついでトランジスタのエミッタ取出し電極
のためのＮ十拡￥１７、ベース・ピンチ抵抗を形成する
ためのＮ＋拡散８、コレクタ＊ｌ１ｌＵｔ極のためのＮ
→−拡散９およびコレクタ直列抵抗をプレ成するための
！拡散９′を同時に行なう。その後、表面に形相したＳ
ｉＯ等の絶縁Ｎ１０Ｉこ遣択白りに窓アケシてアルミニ
ウム等の゛電極金層〜’ｌ ＋ ｖ２１■ 等を形成し
て所望の回路を形成する。
造方法にしたがって、Ｐ形基板１に選択拡散によってＮ
＋′ｍ込みＪｆｋ２を設け、これらの上にＮ形エピタキ
シャル層を形成し、Ｐ 分離拡散４によってＮ形エピタ
キシャル層の島３を形成し、この島の中にトランジスタ
のベースとすべきＰ拡散層５とベース直列抵抗体とすべ
きＰ拡散層６およびコレクタ直列抵抗とすべきＰ拡散層
６′を設け、ついでトランジスタのエミッタ取出し電極
のためのＮ十拡￥１７、ベース・ピンチ抵抗を形成する
ためのＮ＋拡散８、コレクタ＊ｌ１ｌＵｔ極のためのＮ
→−拡散９およびコレクタ直列抵抗をプレ成するための
！拡散９′を同時に行なう。その後、表面に形相したＳ
ｉＯ等の絶縁Ｎ１０Ｉこ遣択白りに窓アケシてアルミニ
ウム等の゛電極金層〜’ｌ ＋ ｖ２１■ 等を形成し
て所望の回路を形成する。
Ｃ
さて、第５図で、Ｐ拡散層６としてＪＶ成さｎたベース
直列抵抗ＲＢｘ ；Ｆ）よびＰ拡散ｊ曽６ＩとしてＪｔ
６成されたフレフタ直列抵抗堆、Ｇ−！、Ｔｈ１Ｊｉ己
発明の概念で述べた所望の特性を待ち、第３図の道工変
抵わし体ｉ４． 、’ｃ＋ 、・・・等として使用しつ
ることを示そう０ まず、製造条件のノくラツキにつＧ）で述べると、第５
−）らもわかるように、トランジスタＱ工の電流増幅率
り、ＢＧまエミッタとコレクタの間の距離スナわちベー
スの厚みのノくう゛ンキにより夕≧動する成分を狩つこ
とは周知のとおりである０他万、トランジスタＱ１のベ
ース直列抵抗”ｎｘは計拡散８の下のＰ拡散層６を情方
向に流れる％亀について考えたものであり、トランジス
タＱ１、抵抗Ｒ，，３１、Ｂ、。□は同じ製造工程で作
製されるため、トランジスタＱ１のベース厚みの汲ｆヒ
と同様、抵抗１へ１ を形成するＰ＆散層６のしぼられ
た抵抗値、いわゆるピンチ抵抗、も変化する。したがっ
て、ベース層の変化にズソしで電流増幅率ｈＦＢも、Ｐ
拡散層６のベース・ピンチによるシート抵抗ＢＰＳモト
モト同方向の変化をし、その相関関係は第６図に示すと
おりとある。したがって、製造条件によってトランジス
タＱ１の電流増幅率は変化するが、つのトランジスタＱ
１のベース直列抵抗として上述したベース・ピンチ抵１
７１．ＩＮ７．１を用いることによって、トランジスタ
Ｑ１の電流増幅率ｈＰ！ｌの変化を補償することができ
る。
直列抵抗ＲＢｘ ；Ｆ）よびＰ拡散ｊ曽６ＩとしてＪｔ
６成されたフレフタ直列抵抗堆、Ｇ−！、Ｔｈ１Ｊｉ己
発明の概念で述べた所望の特性を待ち、第３図の道工変
抵わし体ｉ４． 、’ｃ＋ 、・・・等として使用しつ
ることを示そう０ まず、製造条件のノくラツキにつＧ）で述べると、第５
−）らもわかるように、トランジスタＱ工の電流増幅率
り、ＢＧまエミッタとコレクタの間の距離スナわちベー
スの厚みのノくう゛ンキにより夕≧動する成分を狩つこ
とは周知のとおりである０他万、トランジスタＱ１のベ
ース直列抵抗”ｎｘは計拡散８の下のＰ拡散層６を情方
向に流れる％亀について考えたものであり、トランジス
タＱ１、抵抗Ｒ，，３１、Ｂ、。□は同じ製造工程で作
製されるため、トランジスタＱ１のベース厚みの汲ｆヒ
と同様、抵抗１へ１ を形成するＰ＆散層６のしぼられ
た抵抗値、いわゆるピンチ抵抗、も変化する。したがっ
て、ベース層の変化にズソしで電流増幅率ｈＦＢも、Ｐ
拡散層６のベース・ピンチによるシート抵抗ＢＰＳモト
モト同方向の変化をし、その相関関係は第６図に示すと
おりとある。したがって、製造条件によってトランジス
タＱ１の電流増幅率は変化するが、つのトランジスタＱ
１のベース直列抵抗として上述したベース・ピンチ抵１
７１．ＩＮ７．１を用いることによって、トランジスタ
Ｑ１の電流増幅率ｈＰ！ｌの変化を補償することができ
る。
すなわち、ピンチ抵抗のＮ＋領領域深く設けられたと＠
は、’Ｃ流通路が狭くなる為、抵抗値は大きくなる。し
かし、トランジスタのＮ＋匍域７も深く設けられるため
（領域７と８は同一工程で造うレる。）ベースが薄くな
るためｈＰＢが大きくなる。（第６図参照） よって、両者で製造はらつきは相殺される。
は、’Ｃ流通路が狭くなる為、抵抗値は大きくなる。し
かし、トランジスタのＮ＋匍域７も深く設けられるため
（領域７と８は同一工程で造うレる。）ベースが薄くな
るためｈＰＢが大きくなる。（第６図参照） よって、両者で製造はらつきは相殺される。
つきにＸ源菟圧が変化したｊｋＩＪ付を増える０電源電
圧の変化は抵抗体へ□、鳥１、・・・等に加わるが、ベ
ース・ピンチ抵抗は一柚の接合形ＦＨＴ（電界効果トラ
ンジスタ）の構造になっているため、づ−ス層中の空乏
層の広がりにより実効抵抗値が電圧依存性を持つ。その
様子を第７に示Ｔｏすなわち、印加電圧■の上昇にとも
なり’（シート抵抗ｐＢｐｓも増加する。したがって、
例えば、第３図の回路において電源電圧〜。。が変化す
るとトランジスタＱ工のコレクタに直列接続されたピン
チ抵抗比ｃ１が変化し、トランジスタＱ１のコレクタに
印加される電圧になるように補償される。
圧の変化は抵抗体へ□、鳥１、・・・等に加わるが、ベ
ース・ピンチ抵抗は一柚の接合形ＦＨＴ（電界効果トラ
ンジスタ）の構造になっているため、づ−ス層中の空乏
層の広がりにより実効抵抗値が電圧依存性を持つ。その
様子を第７に示Ｔｏすなわち、印加電圧■の上昇にとも
なり’（シート抵抗ｐＢｐｓも増加する。したがって、
例えば、第３図の回路において電源電圧〜。。が変化す
るとトランジスタＱ工のコレクタに直列接続されたピン
チ抵抗比ｃ１が変化し、トランジスタＱ１のコレクタに
印加される電圧になるように補償される。
ずなわら、ピンチ抵抗のＮ＋饋領域に印加される電圧が
上昇すると、こ２″′Ｌから伸びる空乏層が大きくなり
、電流進路は狭くなり抵抗値は大きくなる。したがって
電源電圧■。。が大きく変化しても、トランジスタのコ
レクタへ印加さｎる電圧はそわ程変化ごない。
上昇すると、こ２″′Ｌから伸びる空乏層が大きくなり
、電流進路は狭くなり抵抗値は大きくなる。したがって
電源電圧■。。が大きく変化しても、トランジスタのコ
レクタへ印加さｎる電圧はそわ程変化ごない。
最後に温度特性について述べる。第８図は電流増幅率ｈ
ＦＲおよびシート抵抗ρ８，８の温度Ｔ（’０）に対す
る変化の様子を示すものである０すなわち、を流増幅率
ｈＦＢ％シート抵抗ρＢＰ８ともに、温度の上昇にした
がって増大する。これにより、例えば温度が上昇してト
ランジスタＱ工の電流増幅率が上昇しようとすると、コ
レクタおよびベースにそれぞれ直列接続されているピン
チ抵抗煽□、鳥。
ＦＲおよびシート抵抗ρ８，８の温度Ｔ（’０）に対す
る変化の様子を示すものである０すなわち、を流増幅率
ｈＦＢ％シート抵抗ρＢＰ８ともに、温度の上昇にした
がって増大する。これにより、例えば温度が上昇してト
ランジスタＱ工の電流増幅率が上昇しようとすると、コ
レクタおよびベースにそれぞれ直列接続されているピン
チ抵抗煽□、鳥。
の抵抗値が増大してゲート回路に流れる電流を制限して
電流増幅率ｈア、の上昇による回路電流増加を自動的に
補償する。
電流増幅率ｈア、の上昇による回路電流増加を自動的に
補償する。
これらの諸特性材ら、製造条件のバラツキ、電源電圧変
動、温度変化に対してベース・ピンチ抵抗はトランジス
タＱ１を補償する可変物性を示し、前述した本発明の概
念を満足するものであるＯ具体的な数値例によって比較
すると、従来品の場合は電源電圧■ｃｃの許容変動範囲
が±１５％であったのに対し、本発明により１４０％の
範囲まで使用可能となった０また使用可能の温度範囲が
、従来品ではＯ〜６５ ＣＯ）であったのに対し、本発
明によイ１ば、−２０〜１２５ （”Ｏ）の範囲で可能
となった。また、製造バラツキの強さを比較するものと
して、例えば製品の歩留りを採ると、５０ゲートの集積
回路の場合、従来品の歩餉りが４０（％）であったのに
対し、本発明品の場合は８０（％）であった。
動、温度変化に対してベース・ピンチ抵抗はトランジス
タＱ１を補償する可変物性を示し、前述した本発明の概
念を満足するものであるＯ具体的な数値例によって比較
すると、従来品の場合は電源電圧■ｃｃの許容変動範囲
が±１５％であったのに対し、本発明により１４０％の
範囲まで使用可能となった０また使用可能の温度範囲が
、従来品ではＯ〜６５ ＣＯ）であったのに対し、本発
明によイ１ば、−２０〜１２５ （”Ｏ）の範囲で可能
となった。また、製造バラツキの強さを比較するものと
して、例えば製品の歩留りを採ると、５０ゲートの集積
回路の場合、従来品の歩餉りが４０（％）であったのに
対し、本発明品の場合は８０（％）であった。
なお、上記実施例で説明したベース・ピンチ抵抗は、従
来の半導体集積回路素子においてその製造過程中に同時
に作り込まれるベース拡散抵抗やエミッタ拡散抵抗に比
べて１〜２桁はどシート抵抗が筒くとれることから、高
集積化に必要な消費電力の低減に大いにを与するという
付加的オリ点も有する。またざらに他の１０点としては
、従来のベース抵抗に比べてチップ上の占有面積が１／
１０〜１／１００程厩に小形に形成することができ、高
集積密度化に苅しても者しい改善が期待でき、ＬＳＩ化
に通じているものといえる〇 上記までは主としてゲート回路について説明したが、本
発明はゲート回路に限定されるものでなく、抵抗とトラ
ンジスタの組み合わせで構成される各種のフリップフロ
ップにおいても適用されることはいうまでもない。また
デジタル形の（ロ）路に限らず、アナログ形の回路にも
適用可ｎシなこともいうまでもない。
来の半導体集積回路素子においてその製造過程中に同時
に作り込まれるベース拡散抵抗やエミッタ拡散抵抗に比
べて１〜２桁はどシート抵抗が筒くとれることから、高
集積化に必要な消費電力の低減に大いにを与するという
付加的オリ点も有する。またざらに他の１０点としては
、従来のベース抵抗に比べてチップ上の占有面積が１／
１０〜１／１００程厩に小形に形成することができ、高
集積密度化に苅しても者しい改善が期待でき、ＬＳＩ化
に通じているものといえる〇 上記までは主としてゲート回路について説明したが、本
発明はゲート回路に限定されるものでなく、抵抗とトラ
ンジスタの組み合わせで構成される各種のフリップフロ
ップにおいても適用されることはいうまでもない。また
デジタル形の（ロ）路に限らず、アナログ形の回路にも
適用可ｎシなこともいうまでもない。
以上説明したように、本発明による可変琳抗素子によれ
ば、トランジスタの特性を補償する可変抵抗として組み
合わせることが各局になり、ｊＲ造条件のバラツキ、電
源電圧の変動、温度変化に強く、そして高集積化および
低消費電力ｌこ適した集積回路を構成することができ、
その工業的第１ｊ理価値は大きい。
ば、トランジスタの特性を補償する可変抵抗として組み
合わせることが各局になり、ｊＲ造条件のバラツキ、電
源電圧の変動、温度変化に強く、そして高集積化および
低消費電力ｌこ適した集積回路を構成することができ、
その工業的第１ｊ理価値は大きい。
第１図は従来の凡ＴＬ回路で、Ｑｌはトランジスタ、鴇
、Ｒｏは抵抗、■ｃｏは電源電圧、■□、■ｏＵＴはそ
れぞれ入力、出力の裏位である。 第２図は本発明による回路で４エ、ｋＬｃｘはトランジ
スタＱ８の特性を補償した可変抵抗体である。 第３図は本発明の一実施例であり、ＩＮＶはインバータ
回路、Ｎ ＯＲはノア回路、塊、−塩２等はトランジス
タＱ１′！＃の特性を補償したベース・ピンチ抵抗体で
あり、ｖｌ、ｖ２、・・・はそれぞれ図示した部分の電
位である。 第４図は第３図のインバータＩＮＶの部分の集積回路化
したレイアウトパターンの一例を示す。 第５図は第４図のレイアウトパターン中のＸ−Ｘ′助同
面構造示したもの。１はＰ形Ｓｉ基板、２はＮ＋埋込み
層、３はＮ形エピタキシャル層、４は戸分離拡散眉ｌ、
５，６はＰ形ベース層および抵抗ノ曽、７，８．９はＮ
＋形拡散層でそれぞれエミッタ、ピンチ用、コレクタ取
出し電極用の層であり、ｌＯは５ｉｎ２などの絶縁層、
斜線部分はア ゛ルミニウムなどの電極配線金楓である
。 第６図と第８図はベース・ピンチ抵抗とトランジスタの
特性を示した図、第７図はベース・ピンチ抵抗の電圧依
存性を示した図である。 ノ 第７図 第３Ｉ２１ （ｔ ＩＮＶ ｓｖＫ 第４図 ｙ′ 躬 ３国 第乙 図 一電流槽幅牢ｈｖと 一叩〃ｏｖ居Ｖ −渇Ｌｒ
、Ｒｏは抵抗、■ｃｏは電源電圧、■□、■ｏＵＴはそ
れぞれ入力、出力の裏位である。 第２図は本発明による回路で４エ、ｋＬｃｘはトランジ
スタＱ８の特性を補償した可変抵抗体である。 第３図は本発明の一実施例であり、ＩＮＶはインバータ
回路、Ｎ ＯＲはノア回路、塊、−塩２等はトランジス
タＱ１′！＃の特性を補償したベース・ピンチ抵抗体で
あり、ｖｌ、ｖ２、・・・はそれぞれ図示した部分の電
位である。 第４図は第３図のインバータＩＮＶの部分の集積回路化
したレイアウトパターンの一例を示す。 第５図は第４図のレイアウトパターン中のＸ−Ｘ′助同
面構造示したもの。１はＰ形Ｓｉ基板、２はＮ＋埋込み
層、３はＮ形エピタキシャル層、４は戸分離拡散眉ｌ、
５，６はＰ形ベース層および抵抗ノ曽、７，８．９はＮ
＋形拡散層でそれぞれエミッタ、ピンチ用、コレクタ取
出し電極用の層であり、ｌＯは５ｉｎ２などの絶縁層、
斜線部分はア ゛ルミニウムなどの電極配線金楓である
。 第６図と第８図はベース・ピンチ抵抗とトランジスタの
特性を示した図、第７図はベース・ピンチ抵抗の電圧依
存性を示した図である。 ノ 第７図 第３Ｉ２１ （ｔ ＩＮＶ ｓｖＫ 第４図 ｙ′ 躬 ３国 第乙 図 一電流槽幅牢ｈｖと 一叩〃ｏｖ居Ｖ −渇Ｌｒ
Claims (1)
- １、第１導を型十専体基体と該基体中に設けられた第２
＄−電型抵抗領域と該第２導電型抵抗饋域の少なくとも
２ケ所に設けられた電気的接続部と、該電気的接続部の
間に設けらｎた第１４１１．形不純物饋域とを有し、該
第１専電形不軸物狽域に電圧を印加することを特徴とす
る可変抵抗素子０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000183A JPS60196965A (ja) | 1985-01-07 | 1985-01-07 | 可変抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60000183A JPS60196965A (ja) | 1985-01-07 | 1985-01-07 | 可変抵抗素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49028153A Division JPS6024590B2 (ja) | 1974-03-13 | 1974-03-13 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196965A true JPS60196965A (ja) | 1985-10-05 |
Family
ID=11466879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60000183A Pending JPS60196965A (ja) | 1985-01-07 | 1985-01-07 | 可変抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196965A (ja) |
-
1985
- 1985-01-07 JP JP60000183A patent/JPS60196965A/ja active Pending
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