JPH0468660B2 - - Google Patents
Info
- Publication number
- JPH0468660B2 JPH0468660B2 JP58147994A JP14799483A JPH0468660B2 JP H0468660 B2 JPH0468660 B2 JP H0468660B2 JP 58147994 A JP58147994 A JP 58147994A JP 14799483 A JP14799483 A JP 14799483A JP H0468660 B2 JPH0468660 B2 JP H0468660B2
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- signal
- circuit
- memory
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、システムリセツト時に於ける記憶装
置の記憶内容が破壊されないように保護する記憶
保護方式に関するものである。
置の記憶内容が破壊されないように保護する記憶
保護方式に関するものである。
従来技術と問題点
プロセツサとバスを介して複数の入出力制御装
置とが接続され、且つそのバスを介して記憶装置
が接続され、プロセツサ又は入出力制御装置から
記憶装置をアクセスする情報処理システムに於い
ては、メモリアクセス要求の競合を整理する為
に、アクセス優先順位回路が設けられている。そ
して、メモリアクセス要求を送出した装置に対し
てアクセス優先順位回路は、優先順位に従つてメ
モリアクセスOK信号を送出し、このメモリアク
セスOK信号を受信した装置が記憶装置に対する
アクセスを可能とするものである。
置とが接続され、且つそのバスを介して記憶装置
が接続され、プロセツサ又は入出力制御装置から
記憶装置をアクセスする情報処理システムに於い
ては、メモリアクセス要求の競合を整理する為
に、アクセス優先順位回路が設けられている。そ
して、メモリアクセス要求を送出した装置に対し
てアクセス優先順位回路は、優先順位に従つてメ
モリアクセスOK信号を送出し、このメモリアク
セスOK信号を受信した装置が記憶装置に対する
アクセスを可能とするものである。
又何等かの障害等によりシステムリセツトを行
つて、初期状態に復帰させることがあり、その為
のシステム再立上げ回路が設けられている。この
システム再立上げ回路にシステム再立上げ起動信
号が加えられると、プロセツサや入出力制御装置
に対してシステムリセツト信号を送出して、それ
ぞれ初期状態にリセツトさせるものである。
つて、初期状態に復帰させることがあり、その為
のシステム再立上げ回路が設けられている。この
システム再立上げ回路にシステム再立上げ起動信
号が加えられると、プロセツサや入出力制御装置
に対してシステムリセツト信号を送出して、それ
ぞれ初期状態にリセツトさせるものである。
このシステムリセツト時に、記憶装置に対する
書込動作が継続中であつても、システムリセツト
信号によりリセツトされるから、アドレス信号や
書込情報が途中で消滅する。この消滅過程でアド
レス信号や書込情報は不確定の状態となり、記憶
装置の内容が破壊される虞れがある。このような
記憶装置の記憶内容に於いて、再立上げが実行さ
れると、再度システムダウンとなる場合が生じ、
再立上げ動作が失敗する欠点があつた。
書込動作が継続中であつても、システムリセツト
信号によりリセツトされるから、アドレス信号や
書込情報が途中で消滅する。この消滅過程でアド
レス信号や書込情報は不確定の状態となり、記憶
装置の内容が破壊される虞れがある。このような
記憶装置の記憶内容に於いて、再立上げが実行さ
れると、再度システムダウンとなる場合が生じ、
再立上げ動作が失敗する欠点があつた。
発明の目的
本発明は、システムリセツト時に、記憶装置へ
のアクセスがない状態にして、システムリセツト
を行わせ、記憶装置の記憶内容が破壊されないよ
うにすることを目的とするものである。
のアクセスがない状態にして、システムリセツト
を行わせ、記憶装置の記憶内容が破壊されないよ
うにすることを目的とするものである。
発明の構成
本発明は、システム再立上げ起動信号により、
システム再立上げ回路からアクセス優先順位回路
にメモリアクセス禁止信号を送出し、所定時間後
に前記システム再立上げ回路から入出力制御装置
及びプロセツサにシステムリセツト信号を送出す
ることを特徴とするものであり、以下実施例につ
いて詳細に説明する。
システム再立上げ回路からアクセス優先順位回路
にメモリアクセス禁止信号を送出し、所定時間後
に前記システム再立上げ回路から入出力制御装置
及びプロセツサにシステムリセツト信号を送出す
ることを特徴とするものであり、以下実施例につ
いて詳細に説明する。
発明の実施例
第１図は、本発明の実施例の要部ブロツク図で
あり、CPUはプロセツサ、SRSはシステム再立
上げ回路、TGはタイミング発生回路、MPRは
メモリアクセス優先順位回路、Ｇ１０〜Ｇ１ｎ，
Ｇ２０〜Ｇ２ｎはゲート回路、MMは主記憶装
置、IOC１〜IOCnは入出力制御装置、CBは制御
バス、ABはアドレスバス、DBはデータバス、
Ｉ／Ｏは磁気テープ装置等の入出力装置である。
メモリアクセス優先順位回路MPRは、ゲート回
路Ｇ１０〜Ｇ１ｎによりプロセツサCPUの優先
順位が最も高く、入出力制御装置IOC１が次に高
く、入出力制御装置IOCnが最も低くなるように
設定されている。
あり、CPUはプロセツサ、SRSはシステム再立
上げ回路、TGはタイミング発生回路、MPRは
メモリアクセス優先順位回路、Ｇ１０〜Ｇ１ｎ，
Ｇ２０〜Ｇ２ｎはゲート回路、MMは主記憶装
置、IOC１〜IOCnは入出力制御装置、CBは制御
バス、ABはアドレスバス、DBはデータバス、
Ｉ／Ｏは磁気テープ装置等の入出力装置である。
メモリアクセス優先順位回路MPRは、ゲート回
路Ｇ１０〜Ｇ１ｎによりプロセツサCPUの優先
順位が最も高く、入出力制御装置IOC１が次に高
く、入出力制御装置IOCnが最も低くなるように
設定されている。
従つて、システム再立上げ回路SRSからのメモ
リアクセス禁止信号ｂが“０”の状態、即ち定常
状態に於いては、プロセツサCPU及び入出力制
御装置IOC１〜IOCnがメモリアクセス要求信号
ｄ，ｆ，ｈをメモリアクセス優先順位回路MPR
に送出すると、優先順位に従つてメモリアクセス
OK信号ｅ，ｇ，ｉが出力されることになり、同
時にメモリアクセス要求信号ｊが主記憶装置MM
に加えられ、主記憶装置MMに対するアクセスが
可能となる。例えば、プロセツサCPUからのメ
モリアクセス要求信号ｄと入出力制御装置IOC１
からのメモリアクセス要求信号ｆとが同時にメモ
リアクセス優先順位回路MPRに送出されると、
ゲート回路Ｇ１１により入出力制御装置IOC１か
らのメモリアクセス要求信号ｆは阻止され、プロ
セツサCPUからのメモリアクセス要求信号ｄの
みがゲート回路Ｇ１０，Ｇ２０を介して主記憶装
置MMにメモリアクセス要求信号ｊとして加えら
れると共に、メモリアクセスOK信号ｅがプロセ
ツサCPUに返送される。
リアクセス禁止信号ｂが“０”の状態、即ち定常
状態に於いては、プロセツサCPU及び入出力制
御装置IOC１〜IOCnがメモリアクセス要求信号
ｄ，ｆ，ｈをメモリアクセス優先順位回路MPR
に送出すると、優先順位に従つてメモリアクセス
OK信号ｅ，ｇ，ｉが出力されることになり、同
時にメモリアクセス要求信号ｊが主記憶装置MM
に加えられ、主記憶装置MMに対するアクセスが
可能となる。例えば、プロセツサCPUからのメ
モリアクセス要求信号ｄと入出力制御装置IOC１
からのメモリアクセス要求信号ｆとが同時にメモ
リアクセス優先順位回路MPRに送出されると、
ゲート回路Ｇ１１により入出力制御装置IOC１か
らのメモリアクセス要求信号ｆは阻止され、プロ
セツサCPUからのメモリアクセス要求信号ｄの
みがゲート回路Ｇ１０，Ｇ２０を介して主記憶装
置MMにメモリアクセス要求信号ｊとして加えら
れると共に、メモリアクセスOK信号ｅがプロセ
ツサCPUに返送される。
システム再立上げ回路SRSにシステム再立上げ
起動信号ａが入力されると、タイミング発生回路
TGが起動され、まずメモリアクセス禁止信号ｂ
を送出する。それにより、それ以後のメモリアク
セス要求信号はゲート回路Ｇ２０〜Ｇ２ｎにより
阻止され、メモリアクセスOK信号は送出されな
いことになる。その時点ではシステムリセツト信
号ｃは送出されていないので、主記憶装置MMに
対するアドレス信号や書込情報は、書込完了まで
保持されているから、主記憶装置MMの記憶内容
が破壊されるようなことはない。
起動信号ａが入力されると、タイミング発生回路
TGが起動され、まずメモリアクセス禁止信号ｂ
を送出する。それにより、それ以後のメモリアク
セス要求信号はゲート回路Ｇ２０〜Ｇ２ｎにより
阻止され、メモリアクセスOK信号は送出されな
いことになる。その時点ではシステムリセツト信
号ｃは送出されていないので、主記憶装置MMに
対するアドレス信号や書込情報は、書込完了まで
保持されているから、主記憶装置MMの記憶内容
が破壊されるようなことはない。
次にシステムリセツト信号ｃがプロセツサ
CPU及び入出力制御装置IOC１〜IOCnに送出さ
れて、システムリセツトが行われる。
CPU及び入出力制御装置IOC１〜IOCnに送出さ
れて、システムリセツトが行われる。
第２図は、システム再立上げ起動信号ａ、メモ
リアクセス禁止信号ｂ及びシステムリセツト信号
ｃのタイムチヤートを示すもので、システム再立
上げ起動信号ａにより、システム再立上げ回路
SRSのタイミング発生回路TGが起動されて、メ
モリアクセス禁止信号ｂが送出され、主記憶装置
MMの書込サイクル時間に対応した時間後に、即
ち書込みが完了する時間に相当する時間後に、シ
ステムリセツト信号ｃが送出される。
リアクセス禁止信号ｂ及びシステムリセツト信号
ｃのタイムチヤートを示すもので、システム再立
上げ起動信号ａにより、システム再立上げ回路
SRSのタイミング発生回路TGが起動されて、メ
モリアクセス禁止信号ｂが送出され、主記憶装置
MMの書込サイクル時間に対応した時間後に、即
ち書込みが完了する時間に相当する時間後に、シ
ステムリセツト信号ｃが送出される。
メモリアクセス優先順位回路MPRは、前述の
構成以外に他の任意の構成を採用することができ
るもので、その場合に於いても、システム再立上
げ回路SRSからのメモリアクセス禁止信号ｂによ
り、メモリアクセス要求を禁止できる構成であれ
ば良いものである。又システム再立上げ回路SRS
のタイミング発生回路TGは、周知のタイミング
発生回路を適用し、メモリアクセス禁止信号ｂ及
びシステムリセツト信号ｃを出力する構成とする
ことは容易である。
構成以外に他の任意の構成を採用することができ
るもので、その場合に於いても、システム再立上
げ回路SRSからのメモリアクセス禁止信号ｂによ
り、メモリアクセス要求を禁止できる構成であれ
ば良いものである。又システム再立上げ回路SRS
のタイミング発生回路TGは、周知のタイミング
発生回路を適用し、メモリアクセス禁止信号ｂ及
びシステムリセツト信号ｃを出力する構成とする
ことは容易である。
発明の効果
以上説明したように、本発明は、システム再立
上げ起動信号ａにより、システム再立上げ回路
SRSのタイミング発生回路TGを起動して、この
タイミング発生回路TGで発生したメモリアクセ
ス禁止信号ｂをメモリアクセス優先順位回路
MPRに送出して、記憶装置MMへのアクセスを
メモリアクセス優先順位回路MPRにより禁止し、
記憶装置MMへの書込み途中であつても、その書
込みが完了すれば記憶装置MMへのアクセスが禁
止され、その書込み完了となる時間に相当する所
定時間後、システム再立上げ回路SRSのタイミン
グ発生回路TGからシステムリセツト信号ｃを、
入出力制御装置IOC１〜IOCn及びプロセツサ
CPUに送出するものであり、記憶装置MMへの
書込み途中にシステムリセツトが行われることが
なく、従つて、記憶装置MMの記憶内容を保護す
ることができる利点がある。
上げ起動信号ａにより、システム再立上げ回路
SRSのタイミング発生回路TGを起動して、この
タイミング発生回路TGで発生したメモリアクセ
ス禁止信号ｂをメモリアクセス優先順位回路
MPRに送出して、記憶装置MMへのアクセスを
メモリアクセス優先順位回路MPRにより禁止し、
記憶装置MMへの書込み途中であつても、その書
込みが完了すれば記憶装置MMへのアクセスが禁
止され、その書込み完了となる時間に相当する所
定時間後、システム再立上げ回路SRSのタイミン
グ発生回路TGからシステムリセツト信号ｃを、
入出力制御装置IOC１〜IOCn及びプロセツサ
CPUに送出するものであり、記憶装置MMへの
書込み途中にシステムリセツトが行われることが
なく、従つて、記憶装置MMの記憶内容を保護す
ることができる利点がある。
又システム再立上げ動作時に、プロセツサ
CPUのプログラム暴走があつたとしても、メモ
リアクセス禁止信号ｂによるメモリアクセス優先
順位回路MPRの制御により、確実に記憶装置
MMへの新たなアクセスを禁止することができる
から、記憶装置MMの記憶内容の保護を確実化す
ることができる利点がある。
CPUのプログラム暴走があつたとしても、メモ
リアクセス禁止信号ｂによるメモリアクセス優先
順位回路MPRの制御により、確実に記憶装置
MMへの新たなアクセスを禁止することができる
から、記憶装置MMの記憶内容の保護を確実化す
ることができる利点がある。
第１図は本発明の実施例のブロツク図、第２図
はシステム再立上げ起動信号、メモリアクセス禁
止信号及びシステムリセツト信号のタイムチヤー
トを示すものである。 CPUはプロセツサ、SRSはシステム再立上げ
回路、TGはタイミング発生回路、MPRはメモ
リアクセス優先順位回路、G10〜G1n，G20〜
G2nはゲート回路、MMは主記憶装置、IOC１〜
IOCnは入出力制御装置、CBは制御バス、ABは
アドレスバス、DBはデータバス、Ｉ／Ｏは磁気
テープ装置等の入出力装置、ａはシステム再立上
げ起動信号、ｂはメモリアクセス禁止信号、ｃは
システムリセツト信号、ｄ，ｆ，ｈはメモリアク
セス要求信号、ｅ，ｇ，ｉはメモリアクセスOK
信号である。
はシステム再立上げ起動信号、メモリアクセス禁
止信号及びシステムリセツト信号のタイムチヤー
トを示すものである。 CPUはプロセツサ、SRSはシステム再立上げ
回路、TGはタイミング発生回路、MPRはメモ
リアクセス優先順位回路、G10〜G1n，G20〜
G2nはゲート回路、MMは主記憶装置、IOC１〜
IOCnは入出力制御装置、CBは制御バス、ABは
アドレスバス、DBはデータバス、Ｉ／Ｏは磁気
テープ装置等の入出力装置、ａはシステム再立上
げ起動信号、ｂはメモリアクセス禁止信号、ｃは
システムリセツト信号、ｄ，ｆ，ｈはメモリアク
セス要求信号、ｅ，ｇ，ｉはメモリアクセスOK
信号である。
Claims (1)
- 【特許請求の範囲】 １ 記憶装置と、該記憶装置に対するアクセス要
求について優先順位の高い装置にアクセス許可を
示すメモリアクセスOK信号を送出するメモリア
クセス優先順位回路と、入出力制御装置と、シス
テム再立上げ回路と、プロセツサとを含む情報処
理システムに於いて、 システム再立上げ起動信号により、前記システ
ム再立上げ回路のタイミング発生回路を起動して
該システム再立上げ回路から前記メモリアクセス
優先順位回路にメモリアクセス禁止信号を送出
し、該メモリアクセス禁止信号により前記メモリ
アクセス優先順位回路は前記メモリアクセスOK
信号の送出を停止し、前記メモリアクセス禁止信
号を送出してから所定時間後の前記メモリアクセ
ス禁止信号の送出中に前記システム再立上げ回路
の前記タイミング発生回路から前記入出力制御装
置及び前記プロセツサにシステムリセツト信号を
送出する ことを特徴とする記憶保護方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147994A JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58147994A JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041148A JPS6041148A (ja) | 1985-03-04 |
| JPH0468660B2 true JPH0468660B2 (ja) | 1992-11-04 |
Family
ID=15442744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58147994A Granted JPS6041148A (ja) | 1983-08-15 | 1983-08-15 | 記憶保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041148A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6263326A (ja) * | 1985-09-12 | 1987-03-20 | Nec Corp | 緊急制御方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56132620A (en) * | 1980-03-21 | 1981-10-17 | Toshiba Corp | Electronic computer |
-
1983
- 1983-08-15 JP JP58147994A patent/JPS6041148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6041148A (ja) | 1985-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0186006A2 (en) | Multiprocessor system | |
| CA1216073A (en) | Memory refresh circuit with varying system transparency | |
| JPS59114659A (ja) | メモリアクセス制御回路 | |
| JPS6340925A (ja) | メモリ初期化方式 | |
| US4985826A (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| JPH0468660B2 (ja) | ||
| JPS615348A (ja) | 情報処理装置 | |
| JPS6250863B2 (ja) | ||
| JPS60201420A (ja) | プロセツサリセツト方式 | |
| JP2864496B2 (ja) | 多重処理計算機 | |
| JP2684663B2 (ja) | マイクロプログラム制御回路 | |
| JP2837698B2 (ja) | ダイレクト・メモリ・アクセス制御装置 | |
| JP2859048B2 (ja) | マイクロコンピュータ | |
| JPH0716190Y2 (ja) | 自動販売機の制御装置 | |
| JPS6073761A (ja) | 記憶保護装置 | |
| JPH06149682A (ja) | メモリデータ保護回路 | |
| JP2570900B2 (ja) | アクセス制御装置及びアクセス制御方法 | |
| JPH0351017B2 (ja) | ||
| JPS6155769A (ja) | バス制御方式 | |
| JPS6029856A (ja) | マルチプロセツサ・システムにおけるロ−カルメモリのアクセス制御方式 | |
| JPS6052462B2 (ja) | メモリ制御方式 | |
| JPH0418651A (ja) | メモリ制御装置 | |
| JPS61267843A (ja) | アクセス保護装置 | |
| JPH03131955A (ja) | メモリコントローラ装置 | |
| JPS61166617A (ja) | リセツト制御方式 |