JPS60201449A - マイクロコンピユ−タの評価用チツプ - Google Patents
マイクロコンピユ−タの評価用チツプInfo
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- JPS60201449A JPS60201449A JP59057776A JP5777684A JPS60201449A JP S60201449 A JPS60201449 A JP S60201449A JP 59057776 A JP59057776 A JP 59057776A JP 5777684 A JP5777684 A JP 5777684A JP S60201449 A JPS60201449 A JP S60201449A
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- output
- input
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ） 産業上の利用分野
本発明は、ワンチップマイクロコンピュータの製造に際
し、内蔵されたＲ ＯＭ Ｋ 記憶させるプログラムの
開発あるいは動作の検討を行うために作成された評価用
チップに関する。
し、内蔵されたＲ ＯＭ Ｋ 記憶させるプログラムの
開発あるいは動作の検討を行うために作成された評価用
チップに関する。
（ロ）従来技術
一般に、ＲＯＭ及びＲＡＭな内蔵するワンチップマイク
ロコンピュータは、ＲＯＭに記憶されたプログラムによ
ってそれ自体で動作するが、ＲＯＭへのプログラムの記
憶は、ワンチップマイクロコンピュータの製造時のマス
クによって行われる。
ロコンピュータは、ＲＯＭに記憶されたプログラムによ
ってそれ自体で動作するが、ＲＯＭへのプログラムの記
憶は、ワンチップマイクロコンピュータの製造時のマス
クによって行われる。
即ち、ワンチップマイクロコンピュータをｆｔ産すると
きに、そのｍｓ品にすべて同一のプログラムが誉き込ま
れるのである。従って、プログラムは簡単には曹き変え
たり変更したりできないのであリ、プログラムを作成す
る場合には十分な検討を要する。そこで量産用のワンチ
ップマイクロコンピュータと同じ機能を有するが、動作
は外部から与えられる命令によって為される評価用チッ
プが作成され、プログラムの開発及び検討等はこの評価
用チップを用いて行われる。
きに、そのｍｓ品にすべて同一のプログラムが誉き込ま
れるのである。従って、プログラムは簡単には曹き変え
たり変更したりできないのであリ、プログラムを作成す
る場合には十分な検討を要する。そこで量産用のワンチ
ップマイクロコンピュータと同じ機能を有するが、動作
は外部から与えられる命令によって為される評価用チッ
プが作成され、プログラムの開発及び検討等はこの評価
用チップを用いて行われる。
一方、従来のワンチップマイクロコンピュータに於いて
、入／出力回路の回路形式をユーザが選択でさるものが
ある。具体的には、入力回路形式をノーマルインバータ
あるいはシュミットインバータとするか、また、出力回
路形式ケオープンドレインあるいはプルアップ抵抗性と
するか、を選択可能とし、ワンチップマイクロコンピュ
ータの製造時に、選択された回路形式となるように入／
出力回路をマスクによって切り換えている。ところが、
入／出力回路の回路形式が瑞択可能なワンチップマイク
ロコンピュータに対応する評価用チップでは、入／出力
回路の形式は−っに固定されているのが普通である。こ
のことは、１９８０年２月１５日に本願出願人が発行し
た［マイコン資料シリーズＮＯ３ＬＭ６４９９マニュア
ル」の第１０頁第２．２項に記載されている。
、入／出力回路の回路形式をユーザが選択でさるものが
ある。具体的には、入力回路形式をノーマルインバータ
あるいはシュミットインバータとするか、また、出力回
路形式ケオープンドレインあるいはプルアップ抵抗性と
するか、を選択可能とし、ワンチップマイクロコンピュ
ータの製造時に、選択された回路形式となるように入／
出力回路をマスクによって切り換えている。ところが、
入／出力回路の回路形式が瑞択可能なワンチップマイク
ロコンピュータに対応する評価用チップでは、入／出力
回路の形式は−っに固定されているのが普通である。こ
のことは、１９８０年２月１５日に本願出願人が発行し
た［マイコン資料シリーズＮＯ３ＬＭ６４９９マニュア
ル」の第１０頁第２．２項に記載されている。
このような評価用チップを用いてプログラムの開発及び
評価を行う場合には、評価用チップの入力端子あるいは
出力端子に外付回路を接続し、ワンチップマイクロコン
ピュータの入／出力回路に設定した回路形式と一致する
ようにしなければ、プログラムの正確な評価ができない
。従って、端子数が増せば増すほど、外付回路の接続が
煩雑となり、ユーザにとって使い離い評価用チップであ
り、プログラムの開発に大きな嘩吾となっていた。
評価を行う場合には、評価用チップの入力端子あるいは
出力端子に外付回路を接続し、ワンチップマイクロコン
ピュータの入／出力回路に設定した回路形式と一致する
ようにしなければ、プログラムの正確な評価ができない
。従って、端子数が増せば増すほど、外付回路の接続が
煩雑となり、ユーザにとって使い離い評価用チップであ
り、プログラムの開発に大きな嘩吾となっていた。
（・）発明の目的
本発明は、上述した点に鑑みて為されたものであり、ワ
ンチップマイクロコンピュータの入／出力回路に設定で
きる回路形式と同じ回路形式を備え、外部からプログラ
ムを与えるのと同様に回路形式を指定するデータを与え
ることにより、入／出力回路の回路形式が設定可能な評
価用チップを提供することを目的とする。
ンチップマイクロコンピュータの入／出力回路に設定で
きる回路形式と同じ回路形式を備え、外部からプログラ
ムを与えるのと同様に回路形式を指定するデータを与え
ることにより、入／出力回路の回路形式が設定可能な評
価用チップを提供することを目的とする。
に）発明の構成
本発明は、入力あるいは出力の回路形式がマスクによっ
て選択できるワンチップマイクロコンピュータのプログ
ラム評価用のチップに於いて、前記ワンチップマイクロ
コンピュータの入力あるいは出力に設定することのでき
る回路形式を備えた入力回路あるいは出力回路と、該入
力回路あるいは出力回路の回路形式を選択する複数の制
御信号を出力する俵数の回路形式指定データ記憶回路と
、該回路形式指定データ記憶回路の記憶動作を各々制御
すると共にプログラムカウンタに各々所定のアドレスを
セットする複数のプリセットクロック信号を、外部から
印加されるリセット信号に基いで、Ｊ１１ｉ次出力する
プリセットクロック発生回路とを設け、前記プログラム
カウンタでアドレスされる外部記憶回路の前記所定アド
レスに回路形式を指定するデータを記憶することにより
、前記リセット信号印加時に、前記データが順次前記回
路形式指定データ記憶回路にプリセットされ、入力回路
あるいは出力回路の回路形式が設定される構成である。
て選択できるワンチップマイクロコンピュータのプログ
ラム評価用のチップに於いて、前記ワンチップマイクロ
コンピュータの入力あるいは出力に設定することのでき
る回路形式を備えた入力回路あるいは出力回路と、該入
力回路あるいは出力回路の回路形式を選択する複数の制
御信号を出力する俵数の回路形式指定データ記憶回路と
、該回路形式指定データ記憶回路の記憶動作を各々制御
すると共にプログラムカウンタに各々所定のアドレスを
セットする複数のプリセットクロック信号を、外部から
印加されるリセット信号に基いで、Ｊ１１ｉ次出力する
プリセットクロック発生回路とを設け、前記プログラム
カウンタでアドレスされる外部記憶回路の前記所定アド
レスに回路形式を指定するデータを記憶することにより
、前記リセット信号印加時に、前記データが順次前記回
路形式指定データ記憶回路にプリセットされ、入力回路
あるいは出力回路の回路形式が設定される構成である。
（ホ）実施例
第１図は、本発明の実施例を示すブロック図である。破
線で示された評価用チップ（１）は、量産用のワンチッ
プマイクロコンピュータと同様Ｋ、入出力共通端子ＰＡ
Ｏ−ＰＡ７、ＰＢＯ−ＰＨ１、ＰＣＯ−ＰＯ２、ＰＤＯ
〜ＰＤ７に設けられた入出力回路（２１（３１（４＋（
５）と、実行すべき命令コードを記憶するインストラク
ションレジスタ（６）と、インストラクションレジスタ
（６）圧記憶された命令コードを解読し命令を実行する
ために各部を制御するインストラクションデコーダ（力
と、プログラムを順次実行するためにプログラムの記憶
されたメモリのアドレスを指定するプログラムカウンタ
（８）と、演算を行うＡＬＵｔ９１と、データを記憶す
るＲＡＭαＱと、各棟のレジスタαυと、各回路間のデ
ータ転送を行う８ビツトのバスａ力とを備えているが、
量産用のワンチップマイクロコンピュータに設けられる
ようなプログラムをＩ己憶するＲＯＭは設けられていな
い。その代り、プログラムカウンタ（８）の各ビット出
力は、外部端子ＰＭＯ〜ＰＭＩＩＹ介して外部に１収り
出され、また、外部端子ＩＭＯ〜ＩＭ７を介して命令コ
ードがインストラクションレジスタ（６）にプリセント
可能となっている。従って、予め評価すべきプログラム
が書き込まれたＥＰ−ＲＯＭＯ３を端子ＰＭＯ−ＰＭＩ
１及び端子■ＭＯ〜ＩＭ７に外部接続することによっ
て、評価用チップ（１）をプログラムに基いて動作させ
ることができる。
線で示された評価用チップ（１）は、量産用のワンチッ
プマイクロコンピュータと同様Ｋ、入出力共通端子ＰＡ
Ｏ−ＰＡ７、ＰＢＯ−ＰＨ１、ＰＣＯ−ＰＯ２、ＰＤＯ
〜ＰＤ７に設けられた入出力回路（２１（３１（４＋（
５）と、実行すべき命令コードを記憶するインストラク
ションレジスタ（６）と、インストラクションレジスタ
（６）圧記憶された命令コードを解読し命令を実行する
ために各部を制御するインストラクションデコーダ（力
と、プログラムを順次実行するためにプログラムの記憶
されたメモリのアドレスを指定するプログラムカウンタ
（８）と、演算を行うＡＬＵｔ９１と、データを記憶す
るＲＡＭαＱと、各棟のレジスタαυと、各回路間のデ
ータ転送を行う８ビツトのバスａ力とを備えているが、
量産用のワンチップマイクロコンピュータに設けられる
ようなプログラムをＩ己憶するＲＯＭは設けられていな
い。その代り、プログラムカウンタ（８）の各ビット出
力は、外部端子ＰＭＯ〜ＰＭＩＩＹ介して外部に１収り
出され、また、外部端子ＩＭＯ〜ＩＭ７を介して命令コ
ードがインストラクションレジスタ（６）にプリセント
可能となっている。従って、予め評価すべきプログラム
が書き込まれたＥＰ−ＲＯＭＯ３を端子ＰＭＯ−ＰＭＩ
１及び端子■ＭＯ〜ＩＭ７に外部接続することによっ
て、評価用チップ（１）をプログラムに基いて動作させ
ることができる。
一方、評価用テンプ（１１には、ワンチップマイクロコ
ンピュータに設けられてない回路形式指定データ記憶回
路ｕ４１（１５）及びプリセットクロック発生回路（１
６）が設けられている。回路形式指定データ記憶回路（
１４）（１５）は、各々８ビツトのデータを記憶するた
め、８個のランチ回路から成り、入力は各々外部端子Ｉ
ＭＯ〜ＩＭ７に共通に接続され、入力に印加されたデー
タの記憶動作は、プリセントクロック発生回路（１６）
から出力されるプリセントクロック信号０ＰＣＬＩ及び
０ＰＣＬ２によって各々独立して制御される。プリセン
トクロック発生回路（１６）は、リセット信号Ｒ８Ｔが
外部から印加されると、先ず最初の期間にプリセントク
ロック信号０ＰＣＬ１を出力し、次の期間にプリセット
クロνり信号ＯＰ ＣＬ ２を出力する。従って、リセ
ット信号Ｒ８Ｔが印加されると、最初に回路形式指定デ
ータ記憶回路（１４）の記憶動作が制御され、次いで、
回路形式指定データ記憶回路（ｌ（ト）の記憶動作が制
御される。また、回路形式指定データ記憶回路（１４）
の８ビツト出力０ｒＴＯ〜０ＰＴ７は、入出力回路（２
）（３）に印加され、その回路形式の切り換えを制御し
、一方、回路形式指定データ目己憶回路（１５１の８ビ
ツト出力０ＰＴ８〜０ＰＴ１５は、入出力回路（４１５
）に印加され、その回路形式の切り換えを制御している
。従って、回路形式指定データ記憶回路α４ｊ （１５
１に記憶される各々８ビツトのデータ（即ち、回路形式
指定データ）の各ビット内容に従って入出力（ロ）路（
２１（３）（４１（５１の回路形式が指定できるのであ
る。
ンピュータに設けられてない回路形式指定データ記憶回
路ｕ４１（１５）及びプリセットクロック発生回路（１
６）が設けられている。回路形式指定データ記憶回路（
１４）（１５）は、各々８ビツトのデータを記憶するた
め、８個のランチ回路から成り、入力は各々外部端子Ｉ
ＭＯ〜ＩＭ７に共通に接続され、入力に印加されたデー
タの記憶動作は、プリセントクロック発生回路（１６）
から出力されるプリセントクロック信号０ＰＣＬＩ及び
０ＰＣＬ２によって各々独立して制御される。プリセン
トクロック発生回路（１６）は、リセット信号Ｒ８Ｔが
外部から印加されると、先ず最初の期間にプリセントク
ロック信号０ＰＣＬ１を出力し、次の期間にプリセット
クロνり信号ＯＰ ＣＬ ２を出力する。従って、リセ
ット信号Ｒ８Ｔが印加されると、最初に回路形式指定デ
ータ記憶回路（１４）の記憶動作が制御され、次いで、
回路形式指定データ記憶回路（ｌ（ト）の記憶動作が制
御される。また、回路形式指定データ記憶回路（１４）
の８ビツト出力０ｒＴＯ〜０ＰＴ７は、入出力回路（２
）（３）に印加され、その回路形式の切り換えを制御し
、一方、回路形式指定データ目己憶回路（１５１の８ビ
ツト出力０ＰＴ８〜０ＰＴ１５は、入出力回路（４１５
）に印加され、その回路形式の切り換えを制御している
。従って、回路形式指定データ記憶回路α４ｊ （１５
１に記憶される各々８ビツトのデータ（即ち、回路形式
指定データ）の各ビット内容に従って入出力（ロ）路（
２１（３）（４１（５１の回路形式が指定できるのであ
る。
入力回路（２１（３）（４１（５１は、対応する量産用
のマイクロコンピュータの入出力回路に設定できる入力
回路形式及び出力回路形式と同じ回路形式を有している
。具体的には、出力（９）路形式はオープンドレインと
プルアップ抵抗付とが選択でき、また、入力回路形式は
ノーマルインバータとシーミツトインバータとが選択で
きるようになっており、その切り換えは、量産用のマイ
クロコンピュータがマスクによる切り換えなのに対し、
評価用チップ（１）は信号０ＰＴＯ〜０ＰＴ１５によっ
て電気的に切り換えられる。更に、入出力回路（２１（
３）（４１（５）の各上位４ビツトと下位４ビツトの回
路形式は、信号０ＰＴＯ〜ＯＰＴ］５の各ビットに対応
して独立して選択可能となっている。
のマイクロコンピュータの入出力回路に設定できる入力
回路形式及び出力回路形式と同じ回路形式を有している
。具体的には、出力（９）路形式はオープンドレインと
プルアップ抵抗付とが選択でき、また、入力回路形式は
ノーマルインバータとシーミツトインバータとが選択で
きるようになっており、その切り換えは、量産用のマイ
クロコンピュータがマスクによる切り換えなのに対し、
評価用チップ（１）は信号０ＰＴＯ〜０ＰＴ１５によっ
て電気的に切り換えられる。更に、入出力回路（２１（
３）（４１（５）の各上位４ビツトと下位４ビツトの回
路形式は、信号０ＰＴＯ〜ＯＰＴ］５の各ビットに対応
して独立して選択可能となっている。
第２図は、第１図に示された入出力回路＋２１（３Ｈ４
）（５）す代表する入出力回路（２）の下位４ビット部
分と回路形式指定データ記憶回路（１４１（１５１とプ
リセットクロック発生回路（１６）の回路図である。第
２図に於いて、入出力共通端子ＰＡＯ〜ＰＡ３には全く
同一の回路形式切り換え回路（ｌηが設けられているが
、この回路形式切り換え回路Ｑηと同じものがすべての
入出力回路ｔ２＋（３）ｔ４ｉ（５）にも同様に設けら
れている。
）（５）す代表する入出力回路（２）の下位４ビット部
分と回路形式指定データ記憶回路（１４１（１５１とプ
リセットクロック発生回路（１６）の回路図である。第
２図に於いて、入出力共通端子ＰＡＯ〜ＰＡ３には全く
同一の回路形式切り換え回路（ｌηが設けられているが
、この回路形式切り換え回路Ｑηと同じものがすべての
入出力回路ｔ２＋（３）ｔ４ｉ（５）にも同様に設けら
れている。
回路形式切り換え回路０ηは、各々の入出力共通端子Ｐ
ＡＯ−ＰＡ３に接続された信号線餞にドレインが接続さ
れたＮ−チャンネルの出力ＭＯ８）ランジスタａ９と、
電源ＶＤ Ｄと信号線０樽との間に直列接続されたプル
アップ抵抗−及びＮ−チャンネルＭＯ８）ランジスタ（
２］）と、信号線（１〜が共に入力に印加されるノーマ
ルインバータ（曝及びシュミットインバータ（ハ）と、
各インバータ（２４（ハ）の出力に一方の電極が接続さ
れ他方の電極がワイヤードオア接続されたＮ−チャンネ
ルＭＯ８）ランジスタ（２４）（２５１とから構成され
ている。ＭＯＳ）ランジスタＱｌ（２］）及びプルアッ
プ抵抗（２０１は出力回路であり、ＭＯＳトランジスタ
Ｑ！ＩＩのゲートには、出力命令実行時にバスＱ４に転
送されたデータをランチするデータラッチ回路（図示せ
ず）の各出力Ｑ０〜Ｑ、が印加され、その各出力Ｑ。−
Ｑ、の内容によってＭＯＳトランジスタｕ鐘がオンある
いはオフすることにより、データが入出力共通端子ＰＡ
Ｏ−ＰＡ３に出力される。一方、ＭＯＳ）ランジスタ（
２１）のゲートには回路形式指定データ記憶回路Ｑ４）
の出力０ＰＴＯが印加されており、出力０ＰＴＯが“１
”′（即ちＶＤＤレベル）であるときには、ＭＯＳ）う
ンジスタ（２１）はオンするため、プルアップ抵抗（２
０１の接続された出力形式となり、出力０ＰＴＯが°′
Ｃ（接地レベル）であるときには、ＭＯＳ）ランジスタ
（２１）はオフするため、オープンドレインの出力形式
となる。また、ノーマルインバータ（２２＋ 、シュミ
ットインバータ（２□□□及びＭＯＳ）ランジスタ（２
４）（２っは入力回路であり、ＭＯＳ）ランジスタ（ハ
）のゲートには回路形式指定データ記憶回路０４）の出
力０ＰＴ１が印加され、ＭＯＳ）ランジスタ（２（イ）
のゲートには、インバータ（２６１によって反転された
出力０ＰＴＩが印加されており、出力０ＰＴＩが“１パ
のときには、ＭＯＳトランジスタ（２５）がオンとなっ
てシュミットインバータｃ！３１の出力が選択され、ま
た、出力０ＰＴＩが″“０”のときには、ＭＯＳ）ラン
ジスタ（至）がオンとなってノーマルインノく一タＱ２
１の出力が選択される。選択されたノーマルインバータ
（２渇あるいはシュミットインバータ（ハ）の出力は、
入力命令実行時に導通してデータをノくス０２）に送出
するゲート回路（図示せず）の入力Ｇ。〜Ｇ３に印加さ
れる。このようＫ、入出力回路（２）の下位４ビツトの
出力回路形式は回路形式指定データ記憶回路Ｑ４）の出
力０ＰＴＯで制御され、上位４ビツトの出力回路形式は
出力０ＰＴ１で制御される。
ＡＯ−ＰＡ３に接続された信号線餞にドレインが接続さ
れたＮ−チャンネルの出力ＭＯ８）ランジスタａ９と、
電源ＶＤ Ｄと信号線０樽との間に直列接続されたプル
アップ抵抗−及びＮ−チャンネルＭＯ８）ランジスタ（
２］）と、信号線（１〜が共に入力に印加されるノーマ
ルインバータ（曝及びシュミットインバータ（ハ）と、
各インバータ（２４（ハ）の出力に一方の電極が接続さ
れ他方の電極がワイヤードオア接続されたＮ−チャンネ
ルＭＯ８）ランジスタ（２４）（２５１とから構成され
ている。ＭＯＳ）ランジスタＱｌ（２］）及びプルアッ
プ抵抗（２０１は出力回路であり、ＭＯＳトランジスタ
Ｑ！ＩＩのゲートには、出力命令実行時にバスＱ４に転
送されたデータをランチするデータラッチ回路（図示せ
ず）の各出力Ｑ０〜Ｑ、が印加され、その各出力Ｑ。−
Ｑ、の内容によってＭＯＳトランジスタｕ鐘がオンある
いはオフすることにより、データが入出力共通端子ＰＡ
Ｏ−ＰＡ３に出力される。一方、ＭＯＳ）ランジスタ（
２１）のゲートには回路形式指定データ記憶回路Ｑ４）
の出力０ＰＴＯが印加されており、出力０ＰＴＯが“１
”′（即ちＶＤＤレベル）であるときには、ＭＯＳ）う
ンジスタ（２１）はオンするため、プルアップ抵抗（２
０１の接続された出力形式となり、出力０ＰＴＯが°′
Ｃ（接地レベル）であるときには、ＭＯＳ）ランジスタ
（２１）はオフするため、オープンドレインの出力形式
となる。また、ノーマルインバータ（２２＋ 、シュミ
ットインバータ（２□□□及びＭＯＳ）ランジスタ（２
４）（２っは入力回路であり、ＭＯＳ）ランジスタ（ハ
）のゲートには回路形式指定データ記憶回路０４）の出
力０ＰＴ１が印加され、ＭＯＳ）ランジスタ（２（イ）
のゲートには、インバータ（２６１によって反転された
出力０ＰＴＩが印加されており、出力０ＰＴＩが“１パ
のときには、ＭＯＳトランジスタ（２５）がオンとなっ
てシュミットインバータｃ！３１の出力が選択され、ま
た、出力０ＰＴＩが″“０”のときには、ＭＯＳ）ラン
ジスタ（至）がオンとなってノーマルインノく一タＱ２
１の出力が選択される。選択されたノーマルインバータ
（２渇あるいはシュミットインバータ（ハ）の出力は、
入力命令実行時に導通してデータをノくス０２）に送出
するゲート回路（図示せず）の入力Ｇ。〜Ｇ３に印加さ
れる。このようＫ、入出力回路（２）の下位４ビツトの
出力回路形式は回路形式指定データ記憶回路Ｑ４）の出
力０ＰＴＯで制御され、上位４ビツトの出力回路形式は
出力０ＰＴ１で制御される。
また、回路形式指定データ記憶回路（１４１Ｆ＋ ５１
は各々８個のランチ回路（２ηｔａから構成され、ラッ
チ回路＠（至）の各ビットの入力ＬＫは評価用チップ（
１）の外部端子ＩＭＯ〜ＩＭ７が共通に接続され、ラン
チ回路０７）のクロック人力φにはプリセットクロック
信号０ＰＣＬ １が、ラッチ回路（２８）のクロック人
力φにはプリセットクロック信号０ＰＣＬ２が印加され
る。ラッチ回路（２７）の出力０ＰＴＯ及び０ＰＴ１は
、前述した如く、入出力回路（２）の下位４ビツトを制
御し、出力０ＰＴ２及び０ＰＴ３は上位４ビツトを制御
している。同様に、出力０ＰＴ４及び０ＰＴ５は入出力
回路（３）の下位４ピントを、出力０ＰＴ６及び０ＰＴ
７は上位４ビツトを制御する。一方、ラッチ回路（ハ）
の出力０ＰＴ８及び０ＰＴ９は、入出力回路（４）の下
位４ビツトを、出力０ＰＴＩＯ及び０ＰＴＩＩは上位４
ビツトを制御し、また、出力０ＰＴ１２及び０ＰＴ１３
は入出力回路（５）の下位４ビツトな、出力０ＰＴ１４
及び０ＰＴ１５は上位４ビツトを制御するように割り当
てられている。
は各々８個のランチ回路（２ηｔａから構成され、ラッ
チ回路＠（至）の各ビットの入力ＬＫは評価用チップ（
１）の外部端子ＩＭＯ〜ＩＭ７が共通に接続され、ラン
チ回路０７）のクロック人力φにはプリセットクロック
信号０ＰＣＬ １が、ラッチ回路（２８）のクロック人
力φにはプリセットクロック信号０ＰＣＬ２が印加され
る。ラッチ回路（２７）の出力０ＰＴＯ及び０ＰＴ１は
、前述した如く、入出力回路（２）の下位４ビツトを制
御し、出力０ＰＴ２及び０ＰＴ３は上位４ビツトを制御
している。同様に、出力０ＰＴ４及び０ＰＴ５は入出力
回路（３）の下位４ピントを、出力０ＰＴ６及び０ＰＴ
７は上位４ビツトを制御する。一方、ラッチ回路（ハ）
の出力０ＰＴ８及び０ＰＴ９は、入出力回路（４）の下
位４ビツトを、出力０ＰＴＩＯ及び０ＰＴＩＩは上位４
ビツトを制御し、また、出力０ＰＴ１２及び０ＰＴ１３
は入出力回路（５）の下位４ビツトな、出力０ＰＴ１４
及び０ＰＴ１５は上位４ビツトを制御するように割り当
てられている。
プリセントクロック信号０ＰＣＬＩ及び０ＰＣＬ２を出
力するプリセットクロック発生回路０６１は、リセット
信号Ｒ８Ｔを初段の入力としクロック端子φにクロック
ＣＰが印加されたＤ −Ｆ Ｆ （２！ＩＩ（：ｌｏｔ
と、リセット信号Ｒ８Ｔ及びＤ−ＦＦＣ９！ＩＩの出力
Ｑが印加されたＯＲゲート０υと、ＯＲゲート則の出力
をインバータＣ３２１で反転した出力とＤ−ＦＦ（３０
１の出力とが印加されたＡＮＤゲート（３１とから成り
、ＯＲグー） Ｃ３］）の出力がプリセットクロνり信
号０ＰＣＬ１として出力され、ＡＮＤゲート（ト）の出
力がプリセットクロック毎号０ＰＣＬ２として出力され
る。このプリセットクロック発生回路翰の動作は第３図
に示される。
力するプリセットクロック発生回路０６１は、リセット
信号Ｒ８Ｔを初段の入力としクロック端子φにクロック
ＣＰが印加されたＤ −Ｆ Ｆ （２！ＩＩ（：ｌｏｔ
と、リセット信号Ｒ８Ｔ及びＤ−ＦＦＣ９！ＩＩの出力
Ｑが印加されたＯＲゲート０υと、ＯＲゲート則の出力
をインバータＣ３２１で反転した出力とＤ−ＦＦ（３０
１の出力とが印加されたＡＮＤゲート（３１とから成り
、ＯＲグー） Ｃ３］）の出力がプリセットクロνり信
号０ＰＣＬ１として出力され、ＡＮＤゲート（ト）の出
力がプリセットクロック毎号０ＰＣＬ２として出力され
る。このプリセットクロック発生回路翰の動作は第３図
に示される。
第３図に於いて、リセット信号Ｒ８ＴがクロックＣＰの
周期より長い時間゛１”となると、ＯＲグー） （：１
１１の出力、即ち、プリセットクロック信号ＯＰ ＣＬ
ｌは、リセット信号Ｒ８Ｔの立ち上がりと同期して“
１”となり、また、Ｄ−ＦＦ（２！１）は、クロックＣ
Ｐによってリセット信号Ｒ８Ｔの“１”の期間に相当し
た期間゛１″を出力し、更に、Ｄ−ＦＦＣ３０１はクロ
ックＣＰの１周期分遅れて“１″を出力する。従って、
プリセットクロック信号０ＰＣＬ１はリセット信号Ｒ８
Ｔの立ち上がりからＤ−ＦＦ（２９１の出力の立ち下が
りまで“１″となるパルスとなり、一方、プリセットク
ロック信号０ＰＣＬ２はプリセットクロック０ＰＣＬ１
の立ち下がりからＤ −Ｆ Ｆ （Ａｌの出力の立ち下
がりまで１”となるパルスとなる。尚、クロックパルス
ＣＰの周期は評価用チップ（１１の１マシンサイクルと
等しくすると、プリセットクロック信号０ＰＣＬ１及び
０ＰＣＬ２による回路形式指定データ記憶回路（１４１
０５１の記憶動作制御が好都合となる。
周期より長い時間゛１”となると、ＯＲグー） （：１
１１の出力、即ち、プリセットクロック信号ＯＰ ＣＬ
ｌは、リセット信号Ｒ８Ｔの立ち上がりと同期して“
１”となり、また、Ｄ−ＦＦ（２！１）は、クロックＣ
Ｐによってリセット信号Ｒ８Ｔの“１”の期間に相当し
た期間゛１″を出力し、更に、Ｄ−ＦＦＣ３０１はクロ
ックＣＰの１周期分遅れて“１″を出力する。従って、
プリセットクロック信号０ＰＣＬ１はリセット信号Ｒ８
Ｔの立ち上がりからＤ−ＦＦ（２９１の出力の立ち下が
りまで“１″となるパルスとなり、一方、プリセットク
ロック信号０ＰＣＬ２はプリセットクロック０ＰＣＬ１
の立ち下がりからＤ −Ｆ Ｆ （Ａｌの出力の立ち下
がりまで１”となるパルスとなる。尚、クロックパルス
ＣＰの周期は評価用チップ（１１の１マシンサイクルと
等しくすると、プリセットクロック信号０ＰＣＬ１及び
０ＰＣＬ２による回路形式指定データ記憶回路（１４１
０５１の記憶動作制御が好都合となる。
一方、プリセットクロック信号０ＰＣＬ］及び０ＰＣＬ
２は、第１図に示される如く、インストラクションデコ
ーダ（力及びプログラムカウンタ（８）にも印加されて
おり、プリセットクロック信号０ＰＣＬＩ、又は、０Ｐ
ＣＬ２が“１゛５となることによって、インストラクシ
ョンデコーダ（力の動作を停止させ、プログラムカウン
タ（８１には各々異なったアドレスをブリセントする機
能を有する。そこで、評価すべきプログラムが書き込ま
れたＥＰ−Ｔ（ＯＭ（＋３）を評価用チップ（１）に接
続して動作させる場合、プリセントクロック信号０ＰＣ
Ｌ］及び０ＰＣＬ２によってプログラムカウンタ（８）
にプリセットされるアドレス値で指定されるＥＰ −Ｒ
ＯＭ（＋３１のアドレスに、回路形式を指定する８ビツ
トのデータを記憶させておくことにより、入出力回路（
２）（３）（４１（５）の回路形式が設定できる。例え
ば、ＥＰ−ＲＯＭＱ〜は８ビツトのデータがアドレス０
番地から４０９５査地まで設けられたものである場合、
プログラムカウンタ（８）にプリセットされるアドレス
を、プリセットクロック信号０ＰＣＬＩのとき４０９４
査地、プリセットクロック信号０ＰＣＬ２のとき４０９
５査地に設定し、更に、プリセットクロック信号０ＰＣ
Ｌ２が消えたとき００００査地にリセットされるように
する。一方、ＥＰ−ＲＯＭＱ国の４０９４査地に入出力
回路（２＋（３）の回路形式を指定する８ビツトのデー
タＡを記憶させ、４０９５査地に入出力回路＋４＋（５
）の回路形式を指定する８ビツトのデータＢを記憶させ
ておく。
２は、第１図に示される如く、インストラクションデコ
ーダ（力及びプログラムカウンタ（８）にも印加されて
おり、プリセットクロック信号０ＰＣＬＩ、又は、０Ｐ
ＣＬ２が“１゛５となることによって、インストラクシ
ョンデコーダ（力の動作を停止させ、プログラムカウン
タ（８１には各々異なったアドレスをブリセントする機
能を有する。そこで、評価すべきプログラムが書き込ま
れたＥＰ−Ｔ（ＯＭ（＋３）を評価用チップ（１）に接
続して動作させる場合、プリセントクロック信号０ＰＣ
Ｌ］及び０ＰＣＬ２によってプログラムカウンタ（８）
にプリセットされるアドレス値で指定されるＥＰ −Ｒ
ＯＭ（＋３１のアドレスに、回路形式を指定する８ビツ
トのデータを記憶させておくことにより、入出力回路（
２）（３）（４１（５）の回路形式が設定できる。例え
ば、ＥＰ−ＲＯＭＱ〜は８ビツトのデータがアドレス０
番地から４０９５査地まで設けられたものである場合、
プログラムカウンタ（８）にプリセットされるアドレス
を、プリセットクロック信号０ＰＣＬＩのとき４０９４
査地、プリセットクロック信号０ＰＣＬ２のとき４０９
５査地に設定し、更に、プリセットクロック信号０ＰＣ
Ｌ２が消えたとき００００査地にリセットされるように
する。一方、ＥＰ−ＲＯＭＱ国の４０９４査地に入出力
回路（２＋（３）の回路形式を指定する８ビツトのデー
タＡを記憶させ、４０９５査地に入出力回路＋４＋（５
）の回路形式を指定する８ビツトのデータＢを記憶させ
ておく。
そして、第３図に示されるように、プログラムの評価を
行う際にリセット信号Ｒ８Ｔを印加すると、先ずプリセ
ットクロック信号０ＰＣＬ１が°“１”となるため、プ
ログラムカウンタ（８）はＥＰ−ＲＯＭ＋１鴎のアドレ
ス４０９４を指定し、’ＢＰ−ＲＯＭ０３）はアドレス
４０９４に記憶されたデータＡを端子ＩＭＯ−ＩＭ７に
印加する。このとき、プリセットクロック信号ＯＰ Ｃ
Ｌ １によって回路形式指定データ記憶回路０荀は端子
ＩＭＯ〜ＩＭ７に印加されたデータＡを記憶する。次い
で、プリセットクロック信号０ＰＣＬ２が“１″となる
と、プログラムカウンタ（８）はＥＰ−ＲＯＭ（２）の
アドレス４０９５を指定するため、ＥＰ−ＲＯＭＱ唱ま
アドレス４０９５に記憶されたデータＢを端子ＩＭＯ〜
ＩＭ７に印加する。このときは、プリセットクロック信
号０ＰＣＬ２によって回路形式指定データ記憶回路Ｑ最
がデータＢを記憶する。よって、回路形式指定データ記
憶回路１４１Ｑ５１に記憶されたデータＡ及びデータＢ
によって入出力回路＋２１ （３）（４１（５）の回路
形式が切り換えられる。そして、プリセットクロック信
号０ＰＣＬ２が“０′′となると、プログラムカウンタ
（８）はリセットされ、ＥＰ−ＲＯＭＱ３１のｏｏｏｏ
番地が指定されて、００００査地に記憶されたプログラ
ムから順次実行される。尚、プリセントクロック信号０
ＰＣＬＩあるいは０ＰＣＬ２が出力されたとき、ＥＰ−
ＲＯＭＱ３１から送出されたデータはインストラクショ
ンレジスタ（６）にもプリセットされるが、インストラ
クションデコーダ（力の動作がプリセットクロック信号
０ＰＣＬ１あるいは０ＰＣＬ２によって余止されている
ため、評価用チップ（１）が誤動作することは無い。
行う際にリセット信号Ｒ８Ｔを印加すると、先ずプリセ
ットクロック信号０ＰＣＬ１が°“１”となるため、プ
ログラムカウンタ（８）はＥＰ−ＲＯＭ＋１鴎のアドレ
ス４０９４を指定し、’ＢＰ−ＲＯＭ０３）はアドレス
４０９４に記憶されたデータＡを端子ＩＭＯ−ＩＭ７に
印加する。このとき、プリセットクロック信号ＯＰ Ｃ
Ｌ １によって回路形式指定データ記憶回路０荀は端子
ＩＭＯ〜ＩＭ７に印加されたデータＡを記憶する。次い
で、プリセットクロック信号０ＰＣＬ２が“１″となる
と、プログラムカウンタ（８）はＥＰ−ＲＯＭ（２）の
アドレス４０９５を指定するため、ＥＰ−ＲＯＭＱ唱ま
アドレス４０９５に記憶されたデータＢを端子ＩＭＯ〜
ＩＭ７に印加する。このときは、プリセットクロック信
号０ＰＣＬ２によって回路形式指定データ記憶回路Ｑ最
がデータＢを記憶する。よって、回路形式指定データ記
憶回路１４１Ｑ５１に記憶されたデータＡ及びデータＢ
によって入出力回路＋２１ （３）（４１（５）の回路
形式が切り換えられる。そして、プリセットクロック信
号０ＰＣＬ２が“０′′となると、プログラムカウンタ
（８）はリセットされ、ＥＰ−ＲＯＭＱ３１のｏｏｏｏ
番地が指定されて、００００査地に記憶されたプログラ
ムから順次実行される。尚、プリセントクロック信号０
ＰＣＬＩあるいは０ＰＣＬ２が出力されたとき、ＥＰ−
ＲＯＭＱ３１から送出されたデータはインストラクショ
ンレジスタ（６）にもプリセットされるが、インストラ
クションデコーダ（力の動作がプリセットクロック信号
０ＰＣＬ１あるいは０ＰＣＬ２によって余止されている
ため、評価用チップ（１）が誤動作することは無い。
また、本実施例では人力と出力とを兼用する入出力回路
を例に説明したが、入力専用回路あるいは出力専用回路
の回路形式を設定する場合も同じである。
を例に説明したが、入力専用回路あるいは出力専用回路
の回路形式を設定する場合も同じである。
（へ）発明の効果
上述の如く本発明によれば、電属用のマイクロコンピュ
ータの入力回路あるいは出力回路に設定できる回路形式
と同じ回路形式が、複数ピットのデータによって指定可
能であり、また、そのデータのプリセットがリセット信
号の印加によって行われるため、評価用チップの外部端
子に接続する外付回路が不要となり、プログラムの開発
及び評価が正確且つ容易となる利点を有している。
ータの入力回路あるいは出力回路に設定できる回路形式
と同じ回路形式が、複数ピットのデータによって指定可
能であり、また、そのデータのプリセットがリセット信
号の印加によって行われるため、評価用チップの外部端
子に接続する外付回路が不要となり、プログラムの開発
及び評価が正確且つ容易となる利点を有している。
第１図は本発明の実施例を示すブロック図、第２図は第
１図に示されたブロックの一部回路図、ｗＪ３図は動作
を示すタイミング図である。 主な図番の説明 （１）・・・評価用チップ、 ＋２１（３１（４）（５
）・・・入出力回路、（６）・・・インストラクション
レジスタ、 （力・・・インストラクションデコーダ、
（８１・・・プログラムカウンタ、 （９）・・・Ａ
ＬＵ、Ｑ（υ・・・ＲＡＭ、 （ｌｌｌ・・・レジスタ
、 ０２・・・バス、 （１３１・・・Ｂ Ｐ ＝ Ｒ
ＯＭ 、（１４１（１５）・・・回路形式指定データ記
憶回路、 （＋６）・・・プリセントクロシフ発生回路
、 Ｑ７１・・・回路形式切り侠え回路。
１図に示されたブロックの一部回路図、ｗＪ３図は動作
を示すタイミング図である。 主な図番の説明 （１）・・・評価用チップ、 ＋２１（３１（４）（５
）・・・入出力回路、（６）・・・インストラクション
レジスタ、 （力・・・インストラクションデコーダ、
（８１・・・プログラムカウンタ、 （９）・・・Ａ
ＬＵ、Ｑ（υ・・・ＲＡＭ、 （ｌｌｌ・・・レジスタ
、 ０２・・・バス、 （１３１・・・Ｂ Ｐ ＝ Ｒ
ＯＭ 、（１４１（１５）・・・回路形式指定データ記
憶回路、 （＋６）・・・プリセントクロシフ発生回路
、 Ｑ７１・・・回路形式切り侠え回路。
Claims (1)
- １、 入力あるいは出力の回路形式がマスクによって選
択できるワンチップマイクロコンピュータのプログラム
評価用のチップ罠於いて、前記ワンチップマイクロコン
ピュータの入力あるいは出力に設定することのできる回
路形式を備えた入力回路あるいは出力回路と、該入力回
路あるいは出力回路の回路形式を選択する複数の制御信
号を出力する複数の回路形式指定データ記憶回路と、該
回路形式指定データ記憶回路の記憶動作を各々制御する
と共にプログラムカウンタに各々所定のアドレスをセッ
トする複数のプリセットクロック信号を、外部から印加
されるリセット信号に基いて順次出力するプリセットク
ロック発生回路とを設け、前記プログラムカウンタでア
ドレスされる外部記憶回路の前記所定アドレス［［Ｉ２
回路形式を指定するデータを記憶することにより、前記
リセット信号印加時に、前記データが順次前記回路形式
指定データ記憶回路にプリセットされ、入力回路あるい
は出力回路の回路形式が設定されることを特徴とするマ
イクロコンピュータの評価用チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057776A JPS60201449A (ja) | 1984-03-26 | 1984-03-26 | マイクロコンピユ−タの評価用チツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59057776A JPS60201449A (ja) | 1984-03-26 | 1984-03-26 | マイクロコンピユ−タの評価用チツプ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60201449A true JPS60201449A (ja) | 1985-10-11 |
| JPS6365981B2 JPS6365981B2 (ja) | 1988-12-19 |
Family
ID=13065264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057776A Granted JPS60201449A (ja) | 1984-03-26 | 1984-03-26 | マイクロコンピユ−タの評価用チツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60201449A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0214790U (ja) * | 1988-07-13 | 1990-01-30 |
-
1984
- 1984-03-26 JP JP59057776A patent/JPS60201449A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365981B2 (ja) | 1988-12-19 |
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