JPH04180136A - ハードウェアトレーサ制御回路 - Google Patents
ハードウェアトレーサ制御回路Info
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- JPH04180136A JPH04180136A JP2309614A JP30961490A JPH04180136A JP H04180136 A JPH04180136 A JP H04180136A JP 2309614 A JP2309614 A JP 2309614A JP 30961490 A JP30961490 A JP 30961490A JP H04180136 A JPH04180136 A JP H04180136A
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- Japan
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- Pending
Links
- 239000000700 radioactive tracer Substances 0.000 title claims abstract description 27
- 230000010365 information processing Effects 0.000 claims description 11
- 230000000644 propagated effect Effects 0.000 description 3
- 238000003745 diagnosis Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012423 maintenance Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はハードウェアトレーサの制御方式に関する。
従来、この種のハードウェアトレーサはハードウェアト
レーサに保持するハードウェアの状態信号を毎クロック
書き込んでおり、その容量がいっばいになるとすでに書
き込んであるエリアに書き込み動作を行い、以前の状態
値を消去することにより新しい状態値を保持するという
ものであった。
レーサに保持するハードウェアの状態信号を毎クロック
書き込んでおり、その容量がいっばいになるとすでに書
き込んであるエリアに書き込み動作を行い、以前の状態
値を消去することにより新しい状態値を保持するという
ものであった。
上述の従来の技術では、ハードウェアトレーサの容量が
有限なため必要な処の状態値を必ず残しているというわ
けではないという問題がある。
有限なため必要な処の状態値を必ず残しているというわ
けではないという問題がある。
本発明のハードウェアトレーサ制御回路は、情報処理装
置内のプロセッサが同装置内のメモリ装置にアクセスす
るときのアドレスと比較するためのアドレス区間の始点
の値を保持するレジスタと終点の値を保持するレジスタ
とを保有し、プロセッサがメモリ装置に対してアクセス
するときのアドレスが比較レジスタに格納されているア
ドレス区間の値に含まれたことを判定し、トレーサメモ
リにトレース開始を指示する回路とハードウェアの状態
信号を記録するトレーサメモリとからなる。
置内のプロセッサが同装置内のメモリ装置にアクセスす
るときのアドレスと比較するためのアドレス区間の始点
の値を保持するレジスタと終点の値を保持するレジスタ
とを保有し、プロセッサがメモリ装置に対してアクセス
するときのアドレスが比較レジスタに格納されているア
ドレス区間の値に含まれたことを判定し、トレーサメモ
リにトレース開始を指示する回路とハードウェアの状態
信号を記録するトレーサメモリとからなる。
本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示すブロック図である。
本発明のハードウェアトレーサ制御回路は、比較データ
レジスタ２，３、データ比較回路４゜５、ＡＮＤ回路６
、トレーサメモリ制御回路７、トレーサメモリ８、制御
イネーブルＦ／Ｆｉｌからなる。
レジスタ２，３、データ比較回路４゜５、ＡＮＤ回路６
、トレーサメモリ制御回路７、トレーサメモリ８、制御
イネーブルＦ／Ｆｉｌからなる。
比較データレジスタ２，３は、情報処理装置内ノフロセ
ッサが、同装置内のメモリ装置にアクセスするときのア
ドレスと比較するためのアドレス区間の値を同装置内の
保守診断装置により読み込み保持し、ハードウェア状態
信号のトレース開始するアドレスをアドレス区間で指定
することがでる。比較データレジスタ２でアドレス区間
の下限を指定し、比較データレジスタ３てアドレス区間
の上限を指定する。
ッサが、同装置内のメモリ装置にアクセスするときのア
ドレスと比較するためのアドレス区間の値を同装置内の
保守診断装置により読み込み保持し、ハードウェア状態
信号のトレース開始するアドレスをアドレス区間で指定
することがでる。比較データレジスタ２でアドレス区間
の下限を指定し、比較データレジスタ３てアドレス区間
の上限を指定する。
データ比較回路４，５は、メモリ装置にアクセスすると
きのアドレスと比較データレジスタ２゜３の保持してい
るアドレスデータとの比較判断を行う。
きのアドレスと比較データレジスタ２゜３の保持してい
るアドレスデータとの比較判断を行う。
データ比較回路４はデータ線１を介して伝搬されるメモ
リアドレスデータと比較データレジスタ２の保持してい
るアドレスデータとの値を比較する。
リアドレスデータと比較データレジスタ２の保持してい
るアドレスデータとの値を比較する。
同様にデータ比較回路Ｓはデータ線１を介して伝搬され
るメモリアドレスデータとデータレジスタ３の保持して
いるアドレスデータとの値を比較する。
るメモリアドレスデータとデータレジスタ３の保持して
いるアドレスデータとの値を比較する。
ＡＮＤ回路６は、入力信号線１を介して伝搬されるメモ
リアドレスデータかデータレジスタ２゜３で指定される
アドレス区間にあるか否かを、データ比較回路４の出力
である信号線９のデータと、データ比較回路５の出力で
ある信号線１０のデータを受けて制御イネーブルＦ／Ｆ
ｉｌの信号より比較回路が有効かどうか判定する。
リアドレスデータかデータレジスタ２゜３で指定される
アドレス区間にあるか否かを、データ比較回路４の出力
である信号線９のデータと、データ比較回路５の出力で
ある信号線１０のデータを受けて制御イネーブルＦ／Ｆ
ｉｌの信号より比較回路が有効かどうか判定する。
すなわち、データ比較回路４により入力アドレスデータ
がレジスタ２のデータより大きいことが判断されるとデ
ータ線９によりＡＮＤ回路６に一致信号が送られる。同
様にデータ比較回路５により入力アドレスデータがレジ
スタ３のデータより小さいことが判断されるとデータ線
１０によりＡＮＤ回路６に一致信号が送られる。
がレジスタ２のデータより大きいことが判断されるとデ
ータ線９によりＡＮＤ回路６に一致信号が送られる。同
様にデータ比較回路５により入力アドレスデータがレジ
スタ３のデータより小さいことが判断されるとデータ線
１０によりＡＮＤ回路６に一致信号が送られる。
データ線９，１０双方同時に一致信号か送られて来た時
に、かつ制御イネーブルＦ／Ｆ １１が“１”の時に、
データ判定部６か動作し、トレーサメモリ制御部７に動
作信号を送る。
に、かつ制御イネーブルＦ／Ｆ １１が“１”の時に、
データ判定部６か動作し、トレーサメモリ制御部７に動
作信号を送る。
トレーサメモリ制御回路７はＡＮＤ回路６により入力信
号線１を回して伝搬されるメモリアドレスデータが比較
データレジスタ２，３で指定されるアドレス区間にある
ことが判定されると、トレーサメモリ８に制御信号１０
０を出力しハードウェア状態信号のトレース開始を指示
する。
号線１を回して伝搬されるメモリアドレスデータが比較
データレジスタ２，３で指定されるアドレス区間にある
ことが判定されると、トレーサメモリ８に制御信号１０
０を出力しハードウェア状態信号のトレース開始を指示
する。
ここで例えばアドレス区間（１５７０〜１５８５〕に、
情報処理装置内のプロセッサが同装置内のメモリ装置に
アクセスするときのアドレスが入った時にトレーサを動
作させようとした場合、まず情報処理装置にてデータ処
理を開始する前に比較データレジスタ２に〔１５７０：
ｌ、比較データレジスタ３に（１５８５）のデータをそ
れぞれ同装置内にある保守診断装置よりＳＥＴし、さら
に制御イネーブルＦ／Ｆ １１に“１”を立てる。
情報処理装置内のプロセッサが同装置内のメモリ装置に
アクセスするときのアドレスが入った時にトレーサを動
作させようとした場合、まず情報処理装置にてデータ処
理を開始する前に比較データレジスタ２に〔１５７０：
ｌ、比較データレジスタ３に（１５８５）のデータをそ
れぞれ同装置内にある保守診断装置よりＳＥＴし、さら
に制御イネーブルＦ／Ｆ １１に“１”を立てる。
続いて情報処理装置を動作させると、メモリ装置にアク
セスするときのアドレスが信号線１を介しハードウェア
トレーサ制御回路に取り込まれる。
セスするときのアドレスが信号線１を介しハードウェア
トレーサ制御回路に取り込まれる。
情報処理装置内のプロセッサが情報処理装置内のメモリ
装置に対しアドレス（１５７９）でアクセスするとき、
信号線１を介して取り込まれたアドレスデータがデータ
比較回路４，５に入る。デ−タ比較回路４は、比較デー
タレジスタ２に保持されているアドレスデータ［：１５
７０）と信号線１を介して入力されてきた（１５７９］
とを比較する。
装置に対しアドレス（１５７９）でアクセスするとき、
信号線１を介して取り込まれたアドレスデータがデータ
比較回路４，５に入る。デ−タ比較回路４は、比較デー
タレジスタ２に保持されているアドレスデータ［：１５
７０）と信号線１を介して入力されてきた（１５７９］
とを比較する。
その結果信号線１により入力されたアドレスデータの方
が大きいため信号線９に一致信号を出力する。同様に、
データ比較回路５は、比較データレジスタ３に保持され
ているアドレスデータ［１５８５）と信号線１を介して
入力された（１５７９）とを比較する。その結果信号線
１により入力されたアドレスデータの方が小さいため信
号線１０に一致信号を出力する。信号線９゜１０にアド
レスデータ一致信号が出力される。即ち［１５７０）≦
（１５７９）≦〔１５８５〕か成立しＡＮＤ回路６は、
トレーサメモリ動作信号９０をトレーサメモリ制御回路
７に送出する。トレーサ動作信号を受は取ったトレーサ
メモリ制御回路７はトレーサメモリ８によりハードウェ
ア状態信号のトレーサを始めさせる。
が大きいため信号線９に一致信号を出力する。同様に、
データ比較回路５は、比較データレジスタ３に保持され
ているアドレスデータ［１５８５）と信号線１を介して
入力された（１５７９）とを比較する。その結果信号線
１により入力されたアドレスデータの方が小さいため信
号線１０に一致信号を出力する。信号線９゜１０にアド
レスデータ一致信号が出力される。即ち［１５７０）≦
（１５７９）≦〔１５８５〕か成立しＡＮＤ回路６は、
トレーサメモリ動作信号９０をトレーサメモリ制御回路
７に送出する。トレーサ動作信号を受は取ったトレーサ
メモリ制御回路７はトレーサメモリ８によりハードウェ
ア状態信号のトレーサを始めさせる。
以上説明したように本発明によるハードウェアトレーサ
制御回路は、必要とされるデータを選んで採取できるの
で、効率よい情報処理装置の内部動作の解析が進められ
るという効果がある。
制御回路は、必要とされるデータを選んで採取できるの
で、効率よい情報処理装置の内部動作の解析が進められ
るという効果がある。
第１図は、本発明の実施例を示すブロック図である。
１・・・入力データ線、２・・・比較データレジスタ、
３・・・比較データレジスタ、４・・・データ比較回路
、５・・・データ比較回路、６・・・ＡＮＤ回路、７・
・・トレ・・・制御イネーブルＦ／Ｆ。
３・・・比較データレジスタ、４・・・データ比較回路
、５・・・データ比較回路、６・・・ＡＮＤ回路、７・
・・トレ・・・制御イネーブルＦ／Ｆ。
Claims (1)
- 情報処理装置内のプロセッサが前記情報処理装置内のメ
モリ装置に対しアクセスするときのアドレスと比較する
ためのアドレス区間の始点の値を保持するレジスタと、
前記アドレス区間の終点の値を保持するレジスタと、前
記メモリ装置に対してのアクセスアドレスと前記レジス
タに保持されたアドレス区間に含まれるか否かを判定し
該当アドレス区間に含まれたときにハードウェアトレー
サに対しトレース開始を指示する制御回路とトレーサメ
モリと、メモリ装置に対しアクセスするときのアドレス
が前記レジスタに保持されたアドレス区間に含まれたと
きにトレースを開始する動作を行う手段とを含むことを
特徴とするハードウェアトレーサ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309614A JPH04180136A (ja) | 1990-11-15 | 1990-11-15 | ハードウェアトレーサ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2309614A JPH04180136A (ja) | 1990-11-15 | 1990-11-15 | ハードウェアトレーサ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04180136A true JPH04180136A (ja) | 1992-06-26 |
Family
ID=17995153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2309614A Pending JPH04180136A (ja) | 1990-11-15 | 1990-11-15 | ハードウェアトレーサ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04180136A (ja) |
-
1990
- 1990-11-15 JP JP2309614A patent/JPH04180136A/ja active Pending
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