JPS60207381A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60207381A JPS60207381A JP59063575A JP6357584A JPS60207381A JP S60207381 A JPS60207381 A JP S60207381A JP 59063575 A JP59063575 A JP 59063575A JP 6357584 A JP6357584 A JP 6357584A JP S60207381 A JPS60207381 A JP S60207381A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- transistor
- gate electrode
- thermal oxide
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の改良に関し、特に縦に並べられた
ＭＯＳ ｔ−ランジスタのソース、ドレイン領域の並び
方に改良を加えた半導体装置に関する。
ＭＯＳ ｔ−ランジスタのソース、ドレイン領域の並び
方に改良を加えた半導体装置に関する。
従来、半導体装置としては、例えば第１図に示すように
製造されている。まず、Ｎ型の（１００）単結晶シリコ
ン（Ｓ ｉ ）基板１上に厚さ５０００人の熱酸化１１
１２を形成した後、常法によりソース、ドレイン領域形
成予定部に対応する熱酸化膜を選択的にエツチング除去
し、開口部を形成する。つづいて、この開口部からボロ
ンを前記基板１にイオン注入してＰ＋型のソース、ドレ
イン領域３．４を形成しる。次いで、これらソース、ド
レイン領域３．４のゲート領域に対応する前記熱酸化膜
２を選択的にエツチング除去した後、１０００℃酸素雰
囲気中で露出する基板１上に厚さ１０００人の第１のゲ
ート酸化ｌ１１５を形成する。更に、全面に多結晶シリ
コン層（図示せず）をＣＶＤ法により堆積し、ＰｏＣβ
３拡散法によってＮ型とした後、パターニングしてＶ
端子となるゲート電極６を形成する。しかる後、このゲ
ート電極６上に厚さ１０００人のＮ−チャネル用の第２
のゲート酸化膜７を形成する。
製造されている。まず、Ｎ型の（１００）単結晶シリコ
ン（Ｓ ｉ ）基板１上に厚さ５０００人の熱酸化１１
１２を形成した後、常法によりソース、ドレイン領域形
成予定部に対応する熱酸化膜を選択的にエツチング除去
し、開口部を形成する。つづいて、この開口部からボロ
ンを前記基板１にイオン注入してＰ＋型のソース、ドレ
イン領域３．４を形成しる。次いで、これらソース、ド
レイン領域３．４のゲート領域に対応する前記熱酸化膜
２を選択的にエツチング除去した後、１０００℃酸素雰
囲気中で露出する基板１上に厚さ１０００人の第１のゲ
ート酸化ｌ１１５を形成する。更に、全面に多結晶シリ
コン層（図示せず）をＣＶＤ法により堆積し、ＰｏＣβ
３拡散法によってＮ型とした後、パターニングしてＶ
端子となるゲート電極６を形成する。しかる後、このゲ
ート電極６上に厚さ１０００人のＮ−チャネル用の第２
のゲート酸化膜７を形成する。
次に、全面に０．５μｍの多結晶シリコン層の結晶性を
走査型ＣＷアルゴンレーザなとの照射によって改善し、
シリコン層８を形成する。つづいて、このシリコン層８
をパター゛ニングし、前記第２のゲート酸化膜７上のみ
に該シリコン層８を残存させる。次いで、残存するシリ
コン層８にヒ素を選択的にイオン注入し、Ｎ＋のソース
、ドレイン領域９．１０を形成する。更に、全面にＣＶ
Ｄ−８ｉＯ２膜１１を堆積した後、ＰチャネルＭＯ８型
Ｉ・ランジスタＴｒｓのソース、ドレイン領域３．４及
びＮチャネルＭＯ８型トランジスタＴｒ２のソース、ド
レイン領域９．１０に夫々対応するＣＶＤ−８１０２膜
１１を選択的に開口してコンタクｉ・ホール１２・・・
を形成し、このコンタクＩ・ホール１２ ・・・にＶＤ
Ｄ端子、Ｖｓｓ端子、■ｏｕｔ端子となるＡＩからなる
取出し電極１３・・・を形成して半導体装置を製造する
。
走査型ＣＷアルゴンレーザなとの照射によって改善し、
シリコン層８を形成する。つづいて、このシリコン層８
をパター゛ニングし、前記第２のゲート酸化膜７上のみ
に該シリコン層８を残存させる。次いで、残存するシリ
コン層８にヒ素を選択的にイオン注入し、Ｎ＋のソース
、ドレイン領域９．１０を形成する。更に、全面にＣＶ
Ｄ−８ｉＯ２膜１１を堆積した後、ＰチャネルＭＯ８型
Ｉ・ランジスタＴｒｓのソース、ドレイン領域３．４及
びＮチャネルＭＯ８型トランジスタＴｒ２のソース、ド
レイン領域９．１０に夫々対応するＣＶＤ−８１０２膜
１１を選択的に開口してコンタクｉ・ホール１２・・・
を形成し、このコンタクＩ・ホール１２ ・・・にＶＤ
Ｄ端子、Ｖｓｓ端子、■ｏｕｔ端子となるＡＩからなる
取出し電極１３・・・を形成して半導体装置を製造する
。
前述した半導体装置は、第１図に示す如く、８１基板１
表面にＰ＋型のソース、ドレイン領域３．４を設け、こ
の基板１上に第１のゲート酸化膜５を介してゲート電極
６を設け、更にこのゲート電極６上に第２のゲート酸化
膜７を介して形成されたシリコン層８にＮ＋型のソース
、ドレイン領域９．１０を設けた構造となっている。な
お、前述した半導体装置の等価回路は第２図に示す通り
である。
表面にＰ＋型のソース、ドレイン領域３．４を設け、こ
の基板１上に第１のゲート酸化膜５を介してゲート電極
６を設け、更にこのゲート電極６上に第２のゲート酸化
膜７を介して形成されたシリコン層８にＮ＋型のソース
、ドレイン領域９．１０を設けた構造となっている。な
お、前述した半導体装置の等価回路は第２図に示す通り
である。
しかしながら、従来の半導体装１によれば、第２のゲー
ト酸化膜７に多結晶シリコン層を堆積し、この結晶性を
走査型ＣＷアルゴンレーザなどの照射により改善し、バ
ターニングしてシリコン層８を形成するため、多結晶シ
リコン層が完全な単結晶シリコンにならない。従って、
第２のゲート酸化膜７上のシリコン層８に形成されたＮ
チャネルＭＯ８型トランジスタＴｒ２の実効移動度が小
さく、高速性が低下する。なお、この現象は、８１０２
などからなる絶縁膜上にデバイスを形成する限りにおい
ては完全に単結晶シリコン基板上の実効移動度まで達成
することは不可能である。
ト酸化膜７に多結晶シリコン層を堆積し、この結晶性を
走査型ＣＷアルゴンレーザなどの照射により改善し、バ
ターニングしてシリコン層８を形成するため、多結晶シ
リコン層が完全な単結晶シリコンにならない。従って、
第２のゲート酸化膜７上のシリコン層８に形成されたＮ
チャネルＭＯ８型トランジスタＴｒ２の実効移動度が小
さく、高速性が低下する。なお、この現象は、８１０２
などからなる絶縁膜上にデバイスを形成する限りにおい
ては完全に単結晶シリコン基板上の実効移動度まで達成
することは不可能である。
また、下部のＰチャネルトランジスタＴｒｔのソース、
ドレイン領域３．４を結ぶ方向と、上部のＮチャネルト
ランジスタＴｒ２のソース、ドレイン領域９．１０を結
ぶ方向が、同一方向であるため、Ｎチャネルトランジス
タ■ｒ２のゲート長はＰチャネルトランジスタＴｒｔの
ゲート長に比べ必ず短くなる。しかるに、集積回路を設
計する際、必ならずＮチャネルＩ−ランジスタ■ｒ２の
ゲート長がＰチャネルトランジスタＴｒｔのゲート長に
比べ短くなるとは限らない。このことは、回路設計上、
非常に困難を伴い、更に回路の集積度を減少させること
になる。
ドレイン領域３．４を結ぶ方向と、上部のＮチャネルト
ランジスタＴｒ２のソース、ドレイン領域９．１０を結
ぶ方向が、同一方向であるため、Ｎチャネルトランジス
タ■ｒ２のゲート長はＰチャネルトランジスタＴｒｔの
ゲート長に比べ必ず短くなる。しかるに、集積回路を設
計する際、必ならずＮチャネルＩ−ランジスタ■ｒ２の
ゲート長がＰチャネルトランジスタＴｒｔのゲート長に
比べ短くなるとは限らない。このことは、回路設計上、
非常に困難を伴い、更に回路の集積度を減少させること
になる。
本発明は、上記事情に鑑みてなされたもので、素子の高
集積度化及び高速動作化を達成できる半導体装置を提供
することを目的とするものである。
集積度化及び高速動作化を達成できる半導体装置を提供
することを目的とするものである。
本発明は、第１導電型の半導体基板上に設けられた第２
導電型チヤネルのＭＯＳトランジスタと、このトランジ
スタのゲート電極上に絶縁膜を介して設けられた第１導
電型チヤネルのＭＯＳトラン５− ジスタとを具備し、第１導電型チャネルＭ ＯＳ ｌ−
ランジスタのソース、ドレイン領域を形成すべき半導体
層の上底及び下底のチャネルを設けるとともに、両トラ
ンジスタの夫々のゲート電極を電気的に接続し、かつ両
トランジスタの夫々のソース、ドレイン領域を結ぶ方向
を互いに直交させることによって、前記第１導電型チヤ
ネルのＭＯＳトランジスタのチャネル幅を実質的に２倍
にして相互コンダクタンスを２倍とし、もって集積回路
のパターン設計上、自由度を大きくし、素子の高集積度
化、高速動作化を図ったものである。
導電型チヤネルのＭＯＳトランジスタと、このトランジ
スタのゲート電極上に絶縁膜を介して設けられた第１導
電型チヤネルのＭＯＳトラン５− ジスタとを具備し、第１導電型チャネルＭ ＯＳ ｌ−
ランジスタのソース、ドレイン領域を形成すべき半導体
層の上底及び下底のチャネルを設けるとともに、両トラ
ンジスタの夫々のゲート電極を電気的に接続し、かつ両
トランジスタの夫々のソース、ドレイン領域を結ぶ方向
を互いに直交させることによって、前記第１導電型チヤ
ネルのＭＯＳトランジスタのチャネル幅を実質的に２倍
にして相互コンダクタンスを２倍とし、もって集積回路
のパターン設計上、自由度を大きくし、素子の高集積度
化、高速動作化を図ったものである。
以下、本発明の一実施例を第３図（ａ）〜（Ｑ）及び第
４図〜第７図を参照して説明する。
４図〜第７図を参照して説明する。
（１）、まず、半導体基板としてのＮ型の（１００）８
１基板２１上に厚さ５０００人の熱酸化膜２２を形成し
た（第３図（ａ）図示）。つづいて、第１のＰチャネル
ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）のソース
、ドレイン領域形成予定部に対応する熱酸化膜２２を選
択的にエツチング除６− 去し、開口部２３ａ、２３ｂを形成した。次いで、これ
ら開口部２３ａ、２３ｂからボロンを加速電圧４０Ｋｅ
Ｖ、ドーズ量２Ｘ１０”／ｃｄの条件でイオン注入した
（第３図（ｂ）図示）。更に、上記！・ランジスタのグ
ーｌ−領域に対応する熱酸化膜２２をフォトリソグラフ
フィー技術によって完全に除去した後、露出した基板２
１表面に厚さ５００人の熱酸化膜２４を形成した。この
際、基板２１表面にはＰ４″型のソース、ドレイン領１
２５．２６が形成された。しかる後、ＣＶＤ法により全
面に厚さ１．０μｍの多結晶シリコン層を堆積し、更に
１０００℃中でｐｏｃβ３拡散を２０分間行なって、こ
れをＮ＋型化した後、フォトリソグラフィー技術、プラ
ズマエツチング技術等によってバターニングを行なって
ゲートＬＪｏｌｎｔ Ｑａｔｅ ）電極２７を形成した
（第３図（Ｃ）図示及び第４図図示）。ここで、第４図
は、第３（Ｃ）図の平面図である。なお、同図において
、Ｌｌは第１のＰＭＯＳトランジスタのチャネル幅を示
すとともに、Ｌ２はゲート電極２７の長さを示し、Ｌｓ
＜Ｌ２である。更に、第２のＮチャネルＭＯＳトラン
ジスタ（ＮＭＯＳトランジスタ）の第１のゲート酸化膜
を形成するためにゲート電極２７を酸化し、この上に厚
さ５００人の熱酸化膜２８を形成した。ひきつづき、全
面に、厚さ０．３μｍの多結晶シリコン層を堆積した後
、この多結晶シリコ゛ン層に走査型ＣＷアルゴンレーザ
ー又は 電子ビームを照射し、該多結晶シリコンの再結
晶化を行なって結晶性のより優れたシリコン層２９を形
成した（第３図（ｄ）図示）。
１基板２１上に厚さ５０００人の熱酸化膜２２を形成し
た（第３図（ａ）図示）。つづいて、第１のＰチャネル
ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）のソース
、ドレイン領域形成予定部に対応する熱酸化膜２２を選
択的にエツチング除６− 去し、開口部２３ａ、２３ｂを形成した。次いで、これ
ら開口部２３ａ、２３ｂからボロンを加速電圧４０Ｋｅ
Ｖ、ドーズ量２Ｘ１０”／ｃｄの条件でイオン注入した
（第３図（ｂ）図示）。更に、上記！・ランジスタのグ
ーｌ−領域に対応する熱酸化膜２２をフォトリソグラフ
フィー技術によって完全に除去した後、露出した基板２
１表面に厚さ５００人の熱酸化膜２４を形成した。この
際、基板２１表面にはＰ４″型のソース、ドレイン領１
２５．２６が形成された。しかる後、ＣＶＤ法により全
面に厚さ１．０μｍの多結晶シリコン層を堆積し、更に
１０００℃中でｐｏｃβ３拡散を２０分間行なって、こ
れをＮ＋型化した後、フォトリソグラフィー技術、プラ
ズマエツチング技術等によってバターニングを行なって
ゲートＬＪｏｌｎｔ Ｑａｔｅ ）電極２７を形成した
（第３図（Ｃ）図示及び第４図図示）。ここで、第４図
は、第３（Ｃ）図の平面図である。なお、同図において
、Ｌｌは第１のＰＭＯＳトランジスタのチャネル幅を示
すとともに、Ｌ２はゲート電極２７の長さを示し、Ｌｓ
＜Ｌ２である。更に、第２のＮチャネルＭＯＳトラン
ジスタ（ＮＭＯＳトランジスタ）の第１のゲート酸化膜
を形成するためにゲート電極２７を酸化し、この上に厚
さ５００人の熱酸化膜２８を形成した。ひきつづき、全
面に、厚さ０．３μｍの多結晶シリコン層を堆積した後
、この多結晶シリコ゛ン層に走査型ＣＷアルゴンレーザ
ー又は 電子ビームを照射し、該多結晶シリコンの再結
晶化を行なって結晶性のより優れたシリコン層２９を形
成した（第３図（ｄ）図示）。
（２０次に、ＮＭＯＳトランジスタのしきい値電圧制御
のためボロンを加速電圧１００Ｋｅｖ１ドーズ量ｌＸ１
０１２／ｃｄの条件でシリコン層２９にイオン注入した
。つづいて、このシリコン１ｍ２９をフォトリソグラフ
ィー技術、プラズマエツチング技術等によりバターニン
グして、ＮＭＯＳトランジスタ領域となるべき半導体層
２９′を形成した。ひきつづき、前記熱酸化膜２４．２
８を選択的にエツチング除去してゲート酸化膜２４′、
２８′を夫々形成した（第３図（ｅ）図示及び第５図図
示）。ここで、第５図は第３図（ｅ）の平面図である。
のためボロンを加速電圧１００Ｋｅｖ１ドーズ量ｌＸ１
０１２／ｃｄの条件でシリコン層２９にイオン注入した
。つづいて、このシリコン１ｍ２９をフォトリソグラフ
ィー技術、プラズマエツチング技術等によりバターニン
グして、ＮＭＯＳトランジスタ領域となるべき半導体層
２９′を形成した。ひきつづき、前記熱酸化膜２４．２
８を選択的にエツチング除去してゲート酸化膜２４′、
２８′を夫々形成した（第３図（ｅ）図示及び第５図図
示）。ここで、第５図は第３図（ｅ）の平面図である。
次いで、第３のＮチャネルＭＯＳトランジスタ（ＮＭＯ
Ｓトランジスタ）の第３のゲート酸化膜を形成するため
に、シリコン層２９を酸化し、この上に厚さ５００人の
熱酸化膜３０を形成した。更に、フォトリソグラフィー
技術によって、第３のＮＭＯＳトランジスタのソース、
ドレイン領域となるべき部分のみを開口した後、この開
口部からヒ素を加速電圧４０ＫｅＶ、ドーズ量２Ｘ１０
”／ｃｄの条件でイオン注入した。しかる後、全面に厚
さ０．３μｍの多′結晶シリコン層を堆積し、更に１０
００℃中でＰｏｃβ３拡散を２０分間行なって、こらを
Ｎ＋型化した後、フォトリソグラフィー技術、プラズマ
エツチング技術等によって、第３のＮＭＯＳトランジス
タの第２のゲート電極３１を形成するとともに、Ｎ＋型
のソース、ドレイン領域３２．３３を形成した（第３図
（ｆ）図示及び第６図図示）。ここで、第６図は、第３
図（ｆ）の平面図である。第６図から明らかなように、
第１のＰＭＯＳＭＯＳトランジス タのソース、ドレイン領域２５．２６を結ぶ方向は、第
２のＮＭＯＳトランジスタのソース、ドレイン領域３２
．３３を結ぶ方向と互いに直交している。次に、全面に
厚さ５０００人の保護膜用のＣＶＤ−８１０２躾３４を
堆積した。更に、前記第１のＰＭＯＳトランジスタのソ
ース、ドレイン領域２５．２６、Ｊｏｉｎｔ Ｇａｔｅ
２７、第２のＮＭＯＳトランジスタのソース、ドレイ
ン領域３２．３３、及び第３のＮＭＯＳトランジスタの
ゲート電極３１に夫々対応するＣＶＤ−８ｉ０２膜３４
を反応性エツチングにより選択的に除去し、コンタクト
ホール３５・・・を形成した。つづいて、全面に例えば
Ａ１を蒸着し、バターニングして夫々のコンタクトホー
ル３５・・・にＡ１電極３６・・・を形成した。この際
、Ｊｏｌｎｔ Ｇａｔｅ ２７と第３のＮＭＯＳトラン
ジスタの第２のゲート電極３１を、かつ第１のＰＭＯＳ
トランジスタのドレイン領域３３と第２のＰＭＯＳトラ
ンジスタのトレイン領域３２を夫々ＡＩパターンによっ
て接続させ、半導体装置を製造した（第３図（Ｑ）図示
及び第７１０− 図図示）。なお、前述した半導体装置の等両回路は第８
図に示す通りである。同図において、Ｔｒｌは第１のＰ
ＭＯ８ｌ−ランジスタを、Ｔｅ３は第２のＮＭＯ８ｔ−
ランジスタを、゛かつＴｒ＋は第３のＮＭＯＳトランジ
スタを夫々示す。
Ｓトランジスタ）の第３のゲート酸化膜を形成するため
に、シリコン層２９を酸化し、この上に厚さ５００人の
熱酸化膜３０を形成した。更に、フォトリソグラフィー
技術によって、第３のＮＭＯＳトランジスタのソース、
ドレイン領域となるべき部分のみを開口した後、この開
口部からヒ素を加速電圧４０ＫｅＶ、ドーズ量２Ｘ１０
”／ｃｄの条件でイオン注入した。しかる後、全面に厚
さ０．３μｍの多′結晶シリコン層を堆積し、更に１０
００℃中でＰｏｃβ３拡散を２０分間行なって、こらを
Ｎ＋型化した後、フォトリソグラフィー技術、プラズマ
エツチング技術等によって、第３のＮＭＯＳトランジス
タの第２のゲート電極３１を形成するとともに、Ｎ＋型
のソース、ドレイン領域３２．３３を形成した（第３図
（ｆ）図示及び第６図図示）。ここで、第６図は、第３
図（ｆ）の平面図である。第６図から明らかなように、
第１のＰＭＯＳＭＯＳトランジス タのソース、ドレイン領域２５．２６を結ぶ方向は、第
２のＮＭＯＳトランジスタのソース、ドレイン領域３２
．３３を結ぶ方向と互いに直交している。次に、全面に
厚さ５０００人の保護膜用のＣＶＤ−８１０２躾３４を
堆積した。更に、前記第１のＰＭＯＳトランジスタのソ
ース、ドレイン領域２５．２６、Ｊｏｉｎｔ Ｇａｔｅ
２７、第２のＮＭＯＳトランジスタのソース、ドレイ
ン領域３２．３３、及び第３のＮＭＯＳトランジスタの
ゲート電極３１に夫々対応するＣＶＤ−８ｉ０２膜３４
を反応性エツチングにより選択的に除去し、コンタクト
ホール３５・・・を形成した。つづいて、全面に例えば
Ａ１を蒸着し、バターニングして夫々のコンタクトホー
ル３５・・・にＡ１電極３６・・・を形成した。この際
、Ｊｏｌｎｔ Ｇａｔｅ ２７と第３のＮＭＯＳトラン
ジスタの第２のゲート電極３１を、かつ第１のＰＭＯＳ
トランジスタのドレイン領域３３と第２のＰＭＯＳトラ
ンジスタのトレイン領域３２を夫々ＡＩパターンによっ
て接続させ、半導体装置を製造した（第３図（Ｑ）図示
及び第７１０− 図図示）。なお、前述した半導体装置の等両回路は第８
図に示す通りである。同図において、Ｔｒｌは第１のＰ
ＭＯ８ｌ−ランジスタを、Ｔｅ３は第２のＮＭＯ８ｔ−
ランジスタを、゛かつＴｒ＋は第３のＮＭＯＳトランジ
スタを夫々示す。
本発明に係る半導体装置は、第３図（０）及び第７図に
示すように、第１のＰＭＯ８Ｉ−ランジスタＴｒｔのソ
ース、ドレイン領域２５．２６を結ぶ方向と、第２のＮ
ＭＯＳトランジスタＴｒ２のソース、ドレイン領域３２
．３３を結ぶ方向とが互いに直交した構造となっている
。
示すように、第１のＰＭＯ８Ｉ−ランジスタＴｒｔのソ
ース、ドレイン領域２５．２６を結ぶ方向と、第２のＮ
ＭＯＳトランジスタＴｒ２のソース、ドレイン領域３２
．３３を結ぶ方向とが互いに直交した構造となっている
。
しかして、本発明によれば、かかる構成をとることによ
って、両トランジスタのチャネル長を任意にすることが
でき、パターン設計上非常に自由度がおおきくなり、集
積度の向上を図ることができる。更に、第２のＮＭＯＳ
トランジスタのチャネルを結晶性の優れたシリコン層か
ら得られた半導体層２９−の下底及び上底に並列に形成
することにより、実効的な相互フンダクタンスを２倍に
することが可能である。従って、素子の高集積度化及び
高速動作化が可能となる。
って、両トランジスタのチャネル長を任意にすることが
でき、パターン設計上非常に自由度がおおきくなり、集
積度の向上を図ることができる。更に、第２のＮＭＯＳ
トランジスタのチャネルを結晶性の優れたシリコン層か
ら得られた半導体層２９−の下底及び上底に並列に形成
することにより、実効的な相互フンダクタンスを２倍に
することが可能である。従って、素子の高集積度化及び
高速動作化が可能となる。
以上詳述した如く本発明によれば、素子の高集積度化及
び高速動作化を達成できる信頼性の高い半導体装置を提
供できるものである。
び高速動作化を達成できる信頼性の高い半導体装置を提
供できるものである。
第１図は従来の半導体装置の断面図、第２図は第１図の
等価回路図、第３図（ａ）〜（ＣＪ）は本発明の一実施
例に係る半導体装置を製造工程順に示す断面図、第４図
は第３図（Ｃ）の平面図、第５図は第３図（ｅ）の平面
図、第６図は第３（ｆ）の平面図、第７図は第３図（Ｃ
Ｊ）の平面図、第８図は第３図（０）の等価回路図であ
る。 ２１・・・Ｎ型（１００）Ｓｉ基板、２２．２４．２８
．３０ ・・・熱酸化膜、２３ａ、２３ ｂ ・・・開
口部、２５．３２・・・ソース領域、２６．３３・・・
ドレイン領域°、２７．３１・・・ゲート電極、２９・
・・シリコン層、２９′・・・半１体層、３４−ＣＶＤ
−８ｉＯ２躾、３５・・・コンタクトホール、３６・・
・Ａ１電極。 第４図 第５図
等価回路図、第３図（ａ）〜（ＣＪ）は本発明の一実施
例に係る半導体装置を製造工程順に示す断面図、第４図
は第３図（Ｃ）の平面図、第５図は第３図（ｅ）の平面
図、第６図は第３（ｆ）の平面図、第７図は第３図（Ｃ
Ｊ）の平面図、第８図は第３図（０）の等価回路図であ
る。 ２１・・・Ｎ型（１００）Ｓｉ基板、２２．２４．２８
．３０ ・・・熱酸化膜、２３ａ、２３ ｂ ・・・開
口部、２５．３２・・・ソース領域、２６．３３・・・
ドレイン領域°、２７．３１・・・ゲート電極、２９・
・・シリコン層、２９′・・・半１体層、３４−ＣＶＤ
−８ｉＯ２躾、３５・・・コンタクトホール、３６・・
・Ａ１電極。 第４図 第５図
Claims (1)
- 第１導電型の半導体基板上に設けられた第２導電型チヤ
ネルのＭＯＳ ｌ−ランジスタと、このトランジスタの
ゲート電極上に絶縁膜を介して設けられた第１導電型チ
ヤネルのＭ ＯＳ ｌ−ランジスタとを具備し、第１導
電型チヤネルのＭＯ８型ｉ・ランジスタのソース、ドレ
イン領域を形成すべき半導体層の上底び下底にチャネル
を設けるとともに、両トランジスタの夫々のゲート電極
を電気的に接続し、かつ両Ｉ−ランジスタの夫々のソー
ス、トレイン領域を結ぶ方向が互いに直交することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063575A JPS60207381A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59063575A JPS60207381A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60207381A true JPS60207381A (ja) | 1985-10-18 |
Family
ID=13233188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59063575A Pending JPS60207381A (ja) | 1984-03-31 | 1984-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60207381A (ja) |
-
1984
- 1984-03-31 JP JP59063575A patent/JPS60207381A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH039631B2 (ja) | ||
| KR100239414B1 (ko) | 반도체 소자의 제조방법 | |
| JPS58202575A (ja) | 長さの短い拡散領域を含む半導体素子の製造方法 | |
| JPS6016456A (ja) | 半導体装置の製造方法 | |
| US4916504A (en) | Three-dimensional CMOS inverter | |
| JPS6243547B2 (ja) | ||
| US5219770A (en) | Method for fabricating a MISFET including a common contact window | |
| JPH01164061A (ja) | ｂｉ−ＣＭＯＳ半導体装置の製造方法 | |
| JPS60154548A (ja) | 半導体装置の製造方法 | |
| JPS60207381A (ja) | 半導体装置 | |
| JP2635831B2 (ja) | 半導体装置 | |
| JPS5834938B2 (ja) | 半導体装置の製造方法 | |
| JPH10189888A (ja) | 半導体装置及びその製造方法 | |
| JPH065795B2 (ja) | 半導体装置 | |
| JPS597231B2 (ja) | 絶縁ゲイト型電界効果半導体装置の作製方法 | |
| KR100238644B1 (ko) | 에스오아이 소자 및 그 제조방법 | |
| JPS6159750A (ja) | 半導体装置およびその製造方法 | |
| JPH04250667A (ja) | 半導体装置及びその製造方法 | |
| JP2610906B2 (ja) | ＢｉＭＯＳ半導体回路装置の製造方法 | |
| JPH021942A (ja) | 半導体装置およびその製造方法 | |
| JPH07112012B2 (ja) | 半導体装置の製造方法 | |
| JPH10189764A (ja) | 縦型ｓｏｉデバイス | |
| JPS5925249A (ja) | 半導体装置 | |
| JPS6286752A (ja) | 半導体集積回路の製造方法 | |
| JPS60117778A (ja) | 半導体装置及びその製造方法 |