JPS60208174A - ビデオ入力装置 - Google Patents
ビデオ入力装置Info
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- JPS60208174A JPS60208174A JP6356284A JP6356284A JPS60208174A JP S60208174 A JPS60208174 A JP S60208174A JP 6356284 A JP6356284 A JP 6356284A JP 6356284 A JP6356284 A JP 6356284A JP S60208174 A JPS60208174 A JP S60208174A
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- synchronization signal
- synchronization
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ビデオ信号をサンプリング・クロックに応
じてサンプリングし、そのサンプリングデータをアナロ
グ／ディジタル変換して画像バスに転送するビデオ入力
装置に関する。
じてサンプリングし、そのサンプリングデータをアナロ
グ／ディジタル変換して画像バスに転送するビデオ入力
装置に関する。
［発明の技術的背景とその問題点］
この種のビデオ入力装置では、ＩＴＶカメラ或いはＶＴ
Ｒ等からのビデオ信号ＶＩＤＥＯは第１図に示すように
ビデオ入力アンブ１１および同期分離回路１２に導かれ
る。同期分離回路１２はビデオ信号ＶＩＤＥＯから水平
同期信号Ｈ−８ＹＮＣおよび垂直同期信号Ｖ−８ＹＮＣ
を分離する。同期分離回路１２によってコンポジットビ
デオから分離された水平同期信号Ｈ−８ＹＮＣは同期発
振器１３に導かる。同期発振器１３は水平同期信号Ｈ−
８ＹＮＣに同期したクロックを生成する。このクロック
はサンプリング・クロックＣＬＫとしてＡ／Ｄ（アナロ
グ／ディジタル）変換器１４に供給される。
Ｒ等からのビデオ信号ＶＩＤＥＯは第１図に示すように
ビデオ入力アンブ１１および同期分離回路１２に導かれ
る。同期分離回路１２はビデオ信号ＶＩＤＥＯから水平
同期信号Ｈ−８ＹＮＣおよび垂直同期信号Ｖ−８ＹＮＣ
を分離する。同期分離回路１２によってコンポジットビ
デオから分離された水平同期信号Ｈ−８ＹＮＣは同期発
振器１３に導かる。同期発振器１３は水平同期信号Ｈ−
８ＹＮＣに同期したクロックを生成する。このクロック
はサンプリング・クロックＣＬＫとしてＡ／Ｄ（アナロ
グ／ディジタル）変換器１４に供給される。
Ａ／Ｄ変換器１４はビデオ入力アンブ１１からの出力信
号を、同期発振器１３からのサンプリング・クロックＣ
ＬＫに同期してＡ／Ｄ変換する。Ａ／Ｄ変換器１４から
の出力データはインタフェース回路１５に供給される。
号を、同期発振器１３からのサンプリング・クロックＣ
ＬＫに同期してＡ／Ｄ変換する。Ａ／Ｄ変換器１４から
の出力データはインタフェース回路１５に供給される。
このインタフェース回路１５には同期発振器１３からの
サンプリング・クロックＣＬＫ、および同期分離回路１
２からの水平同期信号Ｈ−８ＹＮＣ１垂直同期信号Ｖ−
８ＹＮＣも供給される。
サンプリング・クロックＣＬＫ、および同期分離回路１
２からの水平同期信号Ｈ−８ＹＮＣ１垂直同期信号Ｖ−
８ＹＮＣも供給される。
しかしてＡ／Ｄ変換器１４からのＡ／Ｄ変換データは、
インタフェース回路１５の制御により画像バス１６に送
出され、図示せぬ画像処理装置に入力される。
インタフェース回路１５の制御により画像バス１６に送
出され、図示せぬ画像処理装置に入力される。
このようなビデオ入力装置では、ＶＴＲ入力等、同期信
号の不安定なビデオ信号（水平同期信号のジッタ、水平
同期信号の同期抜けなど）を入力すると、各ラスタごと
にＡ／Ｄ変換タイミングが変化するため、入力画像にジ
ッタやゆがみが生じる欠点があった。また、水平同期信
号の同期抜けにより、画像の切出し範囲が変化する欠点
もあった。
号の不安定なビデオ信号（水平同期信号のジッタ、水平
同期信号の同期抜けなど）を入力すると、各ラスタごと
にＡ／Ｄ変換タイミングが変化するため、入力画像にジ
ッタやゆがみが生じる欠点があった。また、水平同期信
号の同期抜けにより、画像の切出し範囲が変化する欠点
もあった。
［発明の目的］
この発明は上記事情に鑑みてなされたものでその目的は
、ＶＴＲ入力等、同期信号の不安定なビデオ信号入力が
、安定、且つ正常に行なえるビデオ入力装置を提供する
ことにある。
、ＶＴＲ入力等、同期信号の不安定なビデオ信号入力が
、安定、且つ正常に行なえるビデオ入力装置を提供する
ことにある。
［発明の概要］
この発明によれば、ビデオ信号をサンプリング・りＯツ
クに応じてサンプリングし、そのサンプリングデータを
アナログ／ディジタル変換器によりアナログ／ディジタ
ル変換して画像バスに転送するビデオ入力装置が提供さ
れる。このビデオ入力装置には、上記ビデオ信号から第
１水平同期信号および垂直同期信号を分離する同期分離
回路が設けられている。この同期分離回路１２かうの第
１水平同期信号はマスク手段に導かれる。マスク手段は
上記第１水平同期信号のタイミングずれをマスクし、第
２水平同期信号としてＰＬＬ回路に出力する。このＰＬ
Ｌ回路は位相検出器、積分器、電圧制御発振器およびカ
ウンタからなり、上記第２水平同期信号に同期した第３
水平同期信号を発生する。この第３水平同期信号はクロ
ック発生手段に供給され、当該信号に基づいて上記サン
プリング・クロックを発生する。また、上記ビデオ入力
装置には、上記第１水平同期信号に基づいて当該信号の
同期抜けを検出する検出手段と、ＰＬＬ回路の積分器の
入力を切換える切換え手段が設けられている。この切換
え手段は、検出手段の検出結果に応じ、積分器の入力を
ＰＬＬ回路の位相検出器、または電圧制御発振器の自走
周波数を決定する基準電圧発生器のいずれか一方に切換
える。
クに応じてサンプリングし、そのサンプリングデータを
アナログ／ディジタル変換器によりアナログ／ディジタ
ル変換して画像バスに転送するビデオ入力装置が提供さ
れる。このビデオ入力装置には、上記ビデオ信号から第
１水平同期信号および垂直同期信号を分離する同期分離
回路が設けられている。この同期分離回路１２かうの第
１水平同期信号はマスク手段に導かれる。マスク手段は
上記第１水平同期信号のタイミングずれをマスクし、第
２水平同期信号としてＰＬＬ回路に出力する。このＰＬ
Ｌ回路は位相検出器、積分器、電圧制御発振器およびカ
ウンタからなり、上記第２水平同期信号に同期した第３
水平同期信号を発生する。この第３水平同期信号はクロ
ック発生手段に供給され、当該信号に基づいて上記サン
プリング・クロックを発生する。また、上記ビデオ入力
装置には、上記第１水平同期信号に基づいて当該信号の
同期抜けを検出する検出手段と、ＰＬＬ回路の積分器の
入力を切換える切換え手段が設けられている。この切換
え手段は、検出手段の検出結果に応じ、積分器の入力を
ＰＬＬ回路の位相検出器、または電圧制御発振器の自走
周波数を決定する基準電圧発生器のいずれか一方に切換
える。
［発明の実施例］
以下、この発明の一実施例を第２図〜第４図を参照して
説明する。なお、第２図はこの発明の一実施例に係るビ
デオ入力装置のブロック構成図、第３図１は第２図に示
すタイミング検出部２３の回路構成図、第４図は動作を
説明するためのタイミングチャートである。第２図にお
いて、ＩＴＶカメラ或いはＶＴＲ等からのビデオ信号Ｖ
ＩＤＥＯは、ビデオ入力アンブ２１および同期分離回路
２２に導かれる。同期分離回路２２はビデオ信号ＶＩＤ
ＥＯから水平同期信号Ｈ−８ＹＮＣＩおよび垂直同期信
号Ｖ−３ＹＮＣ１を分離する。同期分離回路２２にはタ
イミング検出部２３が接続されている。同期分離回路２
２からの水平同期信号ｌ−１−８ＹＮＣ１は、第３図に
示すようにタイミング検出部２３のオアゲート２４の一
端に導かれる。オアゲート２４の他端には、上記水平同
期信号）−１−８ＹＮＣ１のタイミングずれをマスクす
るためのマスク信号ＭＡＳＫが導かれる。このマスク信
号ＭＡＳＫはフリップフロップ（以下、Ｆ／Ｆと称する
）２５のＱ出力信号である。Ｆ ／ Ｆ ２５は例えば
Ｒ−Ｓフリップフロップである。オアゲート２４はＦ
／ Ｆ ２５からのマスク信号ＭＡＳＫが’Ｈ”（ＨＩ
ＧＨ）レベルの期間中、水平同期信号Ｈ−８ＹＮＣ１の
入力をマスクする。オアゲート２４からの出力信号は、
水平同期信号Ｈ−８ＹＮＣ２としてアンドゲート２６の
一端、および後述するＰＬＬ回路３３に供給される。ア
ンドゲート２６の他端には同期抜は検出信号ＤＥＴが供
給される。この同期抜は検出器＠ＤＥＴは、通常状態で
は″ＨＩＩビレベルなっている。アンドゲート２６から
の出力信号２１はカウンタ２８のロード端子［およびＦ
／ Ｆ ２５のセット端子Ｓに供給される。
説明する。なお、第２図はこの発明の一実施例に係るビ
デオ入力装置のブロック構成図、第３図１は第２図に示
すタイミング検出部２３の回路構成図、第４図は動作を
説明するためのタイミングチャートである。第２図にお
いて、ＩＴＶカメラ或いはＶＴＲ等からのビデオ信号Ｖ
ＩＤＥＯは、ビデオ入力アンブ２１および同期分離回路
２２に導かれる。同期分離回路２２はビデオ信号ＶＩＤ
ＥＯから水平同期信号Ｈ−８ＹＮＣＩおよび垂直同期信
号Ｖ−３ＹＮＣ１を分離する。同期分離回路２２にはタ
イミング検出部２３が接続されている。同期分離回路２
２からの水平同期信号ｌ−１−８ＹＮＣ１は、第３図に
示すようにタイミング検出部２３のオアゲート２４の一
端に導かれる。オアゲート２４の他端には、上記水平同
期信号）−１−８ＹＮＣ１のタイミングずれをマスクす
るためのマスク信号ＭＡＳＫが導かれる。このマスク信
号ＭＡＳＫはフリップフロップ（以下、Ｆ／Ｆと称する
）２５のＱ出力信号である。Ｆ ／ Ｆ ２５は例えば
Ｒ−Ｓフリップフロップである。オアゲート２４はＦ
／ Ｆ ２５からのマスク信号ＭＡＳＫが’Ｈ”（ＨＩ
ＧＨ）レベルの期間中、水平同期信号Ｈ−８ＹＮＣ１の
入力をマスクする。オアゲート２４からの出力信号は、
水平同期信号Ｈ−８ＹＮＣ２としてアンドゲート２６の
一端、および後述するＰＬＬ回路３３に供給される。ア
ンドゲート２６の他端には同期抜は検出信号ＤＥＴが供
給される。この同期抜は検出器＠ＤＥＴは、通常状態で
は″ＨＩＩビレベルなっている。アンドゲート２６から
の出力信号２１はカウンタ２８のロード端子［およびＦ
／ Ｆ ２５のセット端子Ｓに供給される。
今、マスク信号ＭＡＳＫが“ビレベル、同期抜は検出信
号［）ＥＴがＨ”レベルであるものとすると、アンドゲ
ート２６がらの出力信号２７は、第４図に示すように水
平同期信号Ｈ−８ＹＮＣ１，２に一致する。しかして時
刻ｔ１で水平同期信号Ｈ−８ＹＮＣ１が立下ると、カウ
ンタ２８にｒＯＪがロードされ、タイマクロツタＴＣＬ
Ｋに応じてカウントアツプ動作が行なわれる。また、時
刻ｔ２で水平同期信号Ｈ−８ＹＮＣ１が立上る。！：、
Ｆ ／ Ｆ ２５がセットし、第４図に示すようにマス
ク信号ＭＡＳＫが゛Ｈ″レベルに遷移する。この結果、
信号ＭＡＳＫが゛Ｌ″レベルに復帰するまでは、水平同
期信Ｊ！Ｈ−８ＹＮＣ１の入力がマスクされる。
号［）ＥＴがＨ”レベルであるものとすると、アンドゲ
ート２６がらの出力信号２７は、第４図に示すように水
平同期信号Ｈ−８ＹＮＣ１，２に一致する。しかして時
刻ｔ１で水平同期信号Ｈ−８ＹＮＣ１が立下ると、カウ
ンタ２８にｒＯＪがロードされ、タイマクロツタＴＣＬ
Ｋに応じてカウントアツプ動作が行なわれる。また、時
刻ｔ２で水平同期信号Ｈ−８ＹＮＣ１が立上る。！：、
Ｆ ／ Ｆ ２５がセットし、第４図に示すようにマス
ク信号ＭＡＳＫが゛Ｈ″レベルに遷移する。この結果、
信号ＭＡＳＫが゛Ｌ″レベルに復帰するまでは、水平同
期信Ｊ！Ｈ−８ＹＮＣ１の入力がマスクされる。
即ち、この実施例によれば、水平同期信号Ｈ−８ＹＮＣ
１に、第４図に示すように正常な同期タイミングから著
しくずれたパルスＡが含まれてぃても、このパルスの入
力をマスクすることができる。
１に、第４図に示すように正常な同期タイミングから著
しくずれたパルスＡが含まれてぃても、このパルスの入
力をマスクすることができる。
したがって、上記したパルスＡの如く同期タイミングの
著しくずれたパルスが、（オアゲート２４がらの出力信
号である）水平同期信号Ｈ−３ＹＮＣ２に含まれる恐れ
はない。
著しくずれたパルスが、（オアゲート２４がらの出力信
号である）水平同期信号Ｈ−３ＹＮＣ２に含まれる恐れ
はない。
カウンタ２８からのカウント出力データは、比較器２９
．３０の一方の入力端に供給される。比較器２９゜３０
の他方の入力端には、基準値設定器３１．３２からの設
定データｆＭＪ、ｒＮＪが供給される。比較器２９．３
０はこれら両人力データを比較し、一致を検出する。Ｍ
ｑ！値設定器３１の設定データｒＭＪは、正常な水平同
期信号）１−３ＹＮＣＩの１周期（この例では６３．５
μｓ）の間にカウンタ２８でカウントされる値ｒＫＪよ
り少し小さな値となっている。したがって、比較器２９
は正常な同期タイミングに先行して一致を検出し、第４
図に示すように゛ビレベルの同期タイミング信号ＴＭを
出力する。この同期タイミング信ＭＴＭ１．ｔＦ／Ｆ２
５のリセット端子Ｒに供給される。Ｆ ／ Ｆ ２５は
比較器２９がらの同期タイミング信号ＴＭの立下りに応
じてリセットする。これにより、マスク信号ＭＡＳＫは
第４図に示すように゛Ｌ″レベルに復帰し、水平同期信
＠ｌ−１−８ＹＮＣ１の入力（通過）が再び可能となる
。したがって、水平同期信号Ｈ−８ＹＮＣＩにおける正
常な同期タイミングのパルスまでが、マスクされること
はない。
．３０の一方の入力端に供給される。比較器２９゜３０
の他方の入力端には、基準値設定器３１．３２からの設
定データｆＭＪ、ｒＮＪが供給される。比較器２９．３
０はこれら両人力データを比較し、一致を検出する。Ｍ
ｑ！値設定器３１の設定データｒＭＪは、正常な水平同
期信号）１−３ＹＮＣＩの１周期（この例では６３．５
μｓ）の間にカウンタ２８でカウントされる値ｒＫＪよ
り少し小さな値となっている。したがって、比較器２９
は正常な同期タイミングに先行して一致を検出し、第４
図に示すように゛ビレベルの同期タイミング信号ＴＭを
出力する。この同期タイミング信ＭＴＭ１．ｔＦ／Ｆ２
５のリセット端子Ｒに供給される。Ｆ ／ Ｆ ２５は
比較器２９がらの同期タイミング信号ＴＭの立下りに応
じてリセットする。これにより、マスク信号ＭＡＳＫは
第４図に示すように゛Ｌ″レベルに復帰し、水平同期信
＠ｌ−１−８ＹＮＣ１の入力（通過）が再び可能となる
。したがって、水平同期信号Ｈ−８ＹＮＣＩにおける正
常な同期タイミングのパルスまでが、マスクされること
はない。
一方、基準ｌｉＩ！設定器３２の設定データｒＭＪは、
正常な水平同期信号Ｈ−８ＹＮＣＩの１周期（この例で
は６３．５μｓ）の間にカウンタ２８でカウントされる
値ｒＫＪより少し大きな値となっている。もし、水平同
期信号ｌ−１−８ＹＮＣＩに同期抜け（パルス抜け）が
存在しなければ、カウンタ２８の内容はｒＮＪになる前
に、はぼ正常な同期タイミングのパルスの立下りにより
、ｒＯＪとなる。そしてこのｒＯＪから再びカウントさ
れる。これに対し、第４図の水平同期信号Ｈ−８ＹＮＣ
１において符号Ｂで示すように、同期抜けが生じた場合
には、カウンタ２８のカウント動作は継続される。しか
してカウンタ２８のカウント値がｒＮＪになると、比較
器３０は一致を検出し、第４図に示すように゛Ｌ″レベ
ルの同期抜は検出信号ＤＥＴを出力する。これによりア
ンドゲート２６からの出力信号２７は“Ｌ ”レベルと
なり、カウンタ２８にｒＯＪがロードされると共に、Ｆ
／ Ｆ ２５がセットする。
正常な水平同期信号Ｈ−８ＹＮＣＩの１周期（この例で
は６３．５μｓ）の間にカウンタ２８でカウントされる
値ｒＫＪより少し大きな値となっている。もし、水平同
期信号ｌ−１−８ＹＮＣＩに同期抜け（パルス抜け）が
存在しなければ、カウンタ２８の内容はｒＮＪになる前
に、はぼ正常な同期タイミングのパルスの立下りにより
、ｒＯＪとなる。そしてこのｒＯＪから再びカウントさ
れる。これに対し、第４図の水平同期信号Ｈ−８ＹＮＣ
１において符号Ｂで示すように、同期抜けが生じた場合
には、カウンタ２８のカウント動作は継続される。しか
してカウンタ２８のカウント値がｒＮＪになると、比較
器３０は一致を検出し、第４図に示すように゛Ｌ″レベ
ルの同期抜は検出信号ＤＥＴを出力する。これによりア
ンドゲート２６からの出力信号２７は“Ｌ ”レベルと
なり、カウンタ２８にｒＯＪがロードされると共に、Ｆ
／ Ｆ ２５がセットする。
比較器３０からの同期抜は検出信号ＤＥＴは、第２図に
示すＰＬＬ回路３３の位相検出器３４に供給される。Ｐ
ＬＬ回路３３は、位相検出器３４のほか、積分器３５、
電圧制御発振器（以下、ＶＣＯと称する）およびカウン
タ３７などを有している。このＰＬＬ回路３３内の位相
検出器３４の一方の入力端には、タイミング検出部２３
のオアゲー１−２４（第３図参照）から出力される水平
同期信号Ｈ−８ＹＮＣ２が供給される。また、位相検出
器３４の他方の入力端には、ＶＣＯ３６からの出力信号
をカウンタ３７によって分周することにより得られる位
相比較信号が入力される。この位相比較信号は、（同期
分離回路２２からの）水平同期信号Ｈ−８ＹＮＣ１に代
えて画像処理用の水平同期信号Ｈ−８ＹＮＣ３として使
用される。位相検出器３４と積分器３５との間にはスイ
ッチ３８が設けられている。このスイッチ３８は、オン
状態において位相検出器３４からの出力電圧を積分器３
５の入力端に印加する。積分器３５の入力端にはスイッ
チ３９を介して基準電圧発生器４０も接続されている。
示すＰＬＬ回路３３の位相検出器３４に供給される。Ｐ
ＬＬ回路３３は、位相検出器３４のほか、積分器３５、
電圧制御発振器（以下、ＶＣＯと称する）およびカウン
タ３７などを有している。このＰＬＬ回路３３内の位相
検出器３４の一方の入力端には、タイミング検出部２３
のオアゲー１−２４（第３図参照）から出力される水平
同期信号Ｈ−８ＹＮＣ２が供給される。また、位相検出
器３４の他方の入力端には、ＶＣＯ３６からの出力信号
をカウンタ３７によって分周することにより得られる位
相比較信号が入力される。この位相比較信号は、（同期
分離回路２２からの）水平同期信号Ｈ−８ＹＮＣ１に代
えて画像処理用の水平同期信号Ｈ−８ＹＮＣ３として使
用される。位相検出器３４と積分器３５との間にはスイ
ッチ３８が設けられている。このスイッチ３８は、オン
状態において位相検出器３４からの出力電圧を積分器３
５の入力端に印加する。積分器３５の入力端にはスイッ
チ３９を介して基準電圧発生器４０も接続されている。
基準電圧発生器−４０は、Ｖ Ｃ０３６の自走周波数を
制御する基ｒ！ｌ−電圧を発生する。スイッチ３９は、
オン状態において基準電圧発生器４０がらの基準電圧を
積分器３５の入力端に印加する。スイッチ３８．３９は
例えば半導体スイッチである。スイッチ３８はタイミン
グ検出部２３の比較器３０（第３図参照）、からの同期
抜は検出信号ＤＥＴに応じてオン／オフする。これに対
し、スイッチ３９は、上記信号ＤＥＴをレベル反転する
インバータ４１からの出力信号に応じ、オン／オフする
。このように、スイッチ３８．３９は同期抜は検出信号
ＤＥＴに応じて相補的に動作する。この例においてスイ
ッチ３８は信号ＤＥＴが゛Ｈ″レベルである期間中オン
状態となる。これに対し、スイッチ３９は信号ＤＥＴが
゛シ″レベルの期間中オン状態となる。即ち、この例で
は、通常状態では位相検出器３４からの出力電圧が積分
器３５に印加されているが、タイミング検出部２３（の
比較器３０）によって水平同期信号Ｈ−８ＹＮＣ１の同
期抜けが検出されると、スイッチ３８．３９が切換ねり
、基準電圧発生器４０からの基準電圧が積分器３５に印
加される。このため、たとえ同期抜けが発生したとして
も、ＶＣＯ３６の自走周波数は乱れず、したがってカウ
ンタ３７からの水平同期信号ｌ−１−８ＹＮＣ３の周波
数が正しく維持される。
制御する基ｒ！ｌ−電圧を発生する。スイッチ３９は、
オン状態において基準電圧発生器４０がらの基準電圧を
積分器３５の入力端に印加する。スイッチ３８．３９は
例えば半導体スイッチである。スイッチ３８はタイミン
グ検出部２３の比較器３０（第３図参照）、からの同期
抜は検出信号ＤＥＴに応じてオン／オフする。これに対
し、スイッチ３９は、上記信号ＤＥＴをレベル反転する
インバータ４１からの出力信号に応じ、オン／オフする
。このように、スイッチ３８．３９は同期抜は検出信号
ＤＥＴに応じて相補的に動作する。この例においてスイ
ッチ３８は信号ＤＥＴが゛Ｈ″レベルである期間中オン
状態となる。これに対し、スイッチ３９は信号ＤＥＴが
゛シ″レベルの期間中オン状態となる。即ち、この例で
は、通常状態では位相検出器３４からの出力電圧が積分
器３５に印加されているが、タイミング検出部２３（の
比較器３０）によって水平同期信号Ｈ−８ＹＮＣ１の同
期抜けが検出されると、スイッチ３８．３９が切換ねり
、基準電圧発生器４０からの基準電圧が積分器３５に印
加される。このため、たとえ同期抜けが発生したとして
も、ＶＣＯ３６の自走周波数は乱れず、したがってカウ
ンタ３７からの水平同期信号ｌ−１−８ＹＮＣ３の周波
数が正しく維持される。
ＰＬＬ回路３３（のカウンタ３７）から出力される水平
同期信号Ｈ−８ＹＮＣ３はインタフェース回路４２およ
び同期発振器４３に供給される。同期発揚器４３は上記
水平同期信号Ｈ−８ＹＮＣ３に基づいてサンプリング・
クロックＣＬＫを発生する。このサンプリング・りＯツ
クＣＬＫはＡ／Ｄ変換器４４に供給される。このＡ／Ｄ
変換器４４には、ビデオ信号Ｖ Ｉ ＤＥＯがビデオ入
力アンブ２１を介して供給されている。Ａ／Ｄ変換器４
４は、同期発振器４３からのサンプリング・クロックＣ
ＬＫに同期してビデオ入力アンブ２１からの出力信号を
Ａ／Ｄ変換する。Ａ／Ｄ変換器４４からのＡ／Ｄ変換デ
ータはインタフェース回路４２に供給され、当該インタ
フェース回路４２の制御により、画像バス４５経出で図
示せぬ画像処理装置に入力される。
同期信号Ｈ−８ＹＮＣ３はインタフェース回路４２およ
び同期発振器４３に供給される。同期発揚器４３は上記
水平同期信号Ｈ−８ＹＮＣ３に基づいてサンプリング・
クロックＣＬＫを発生する。このサンプリング・りＯツ
クＣＬＫはＡ／Ｄ変換器４４に供給される。このＡ／Ｄ
変換器４４には、ビデオ信号Ｖ Ｉ ＤＥＯがビデオ入
力アンブ２１を介して供給されている。Ａ／Ｄ変換器４
４は、同期発振器４３からのサンプリング・クロックＣ
ＬＫに同期してビデオ入力アンブ２１からの出力信号を
Ａ／Ｄ変換する。Ａ／Ｄ変換器４４からのＡ／Ｄ変換デ
ータはインタフェース回路４２に供給され、当該インタ
フェース回路４２の制御により、画像バス４５経出で図
示せぬ画像処理装置に入力される。
なお、前記実施例では、基準値設定器３１．３２からの
設定データがｒＭＪ、ｒＮＪの各１種類であるものとし
て説明したが、これに限るものではない。例えば、ｒＭ
Ｊ、ｒＮＪより小さな値の「Ｍｌ、ｒＮＩも設定可能と
し、カウンタ２８がｒＯＪからカウントを開始する際に
、比較器３０からの同期抜は検出信号ＤＥＴに応じて「
Ｍ」。
設定データがｒＭＪ、ｒＮＪの各１種類であるものとし
て説明したが、これに限るものではない。例えば、ｒＭ
Ｊ、ｒＮＪより小さな値の「Ｍｌ、ｒＮＩも設定可能と
し、カウンタ２８がｒＯＪからカウントを開始する際に
、比較器３０からの同期抜は検出信号ＤＥＴに応じて「
Ｍ」。
「Ｎ」またはＦＭ−Ｊ、ＩＮ”Ｊが選択的に用いられる
構成としてもよい。具体的には、信号ＤＥＴが゛Ｈ′ル
ベルの場合にはｒＭＪ、ｒＮＪが用いられ、パＬルベル
の場合にはｒＭｉ、ｒＮ”Ｊが用いられる構成としても
よい。ここで、正常な同期タイミングと同期抜は検出タ
イミングとの時間差をΔｔとすると、ｒＭ”Ｊ、ｒＮＩ
は、このΔｔに相当するカウント個分だけ「Ｍ」。
構成としてもよい。具体的には、信号ＤＥＴが゛Ｈ′ル
ベルの場合にはｒＭＪ、ｒＮＪが用いられ、パＬルベル
の場合にはｒＭｉ、ｒＮ”Ｊが用いられる構成としても
よい。ここで、正常な同期タイミングと同期抜は検出タ
イミングとの時間差をΔｔとすると、ｒＭ”Ｊ、ｒＮＩ
は、このΔｔに相当するカウント個分だけ「Ｍ」。
ｒＮＪより小さな値となっていることが好ましい。
こうすることにより、同期抜けが多発しても常に一定の
タイミングで、同期抜けの検出、並びにタイミングずれ
パルスのマスク操作が行なえる。
タイミングで、同期抜けの検出、並びにタイミングずれ
パルスのマスク操作が行なえる。
［発明の効果］
以上詳述したようにこの発明によれば、ＶＴＲ入力にお
ける同期信号のジッタなと不安定成分が、ＰＬＬ回路の
積分特性により除去できるので、画像のジッタが改善で
きる。また、ＰＬＬ回路の動作が、水平同期信号の同期
抜けや同期タイミングずれに影響されないので、正常な
同期タイミングの水平同期信号の生成が可能となる。こ
のため、画像のゆがみが改善でき、また画像の切出し範
囲の変化も防止できる。更にこの発明によれば、例えは
複数台のＶＴＲをビデオスイッチ等で切換えた場合のロ
ックインタイム（同期が正常になるまでの時間）を短く
することができる。
ける同期信号のジッタなと不安定成分が、ＰＬＬ回路の
積分特性により除去できるので、画像のジッタが改善で
きる。また、ＰＬＬ回路の動作が、水平同期信号の同期
抜けや同期タイミングずれに影響されないので、正常な
同期タイミングの水平同期信号の生成が可能となる。こ
のため、画像のゆがみが改善でき、また画像の切出し範
囲の変化も防止できる。更にこの発明によれば、例えは
複数台のＶＴＲをビデオスイッチ等で切換えた場合のロ
ックインタイム（同期が正常になるまでの時間）を短く
することができる。
第１図は従来のビデオ入力装置のブロック構成図、第２
図はこの発明の一実施例に係るビデオ入力装置のブロッ
ク構成図、第３図は第２図に示づタイミング検出部の回
路構成図、第４図は動作を説明するためのタイミングチ
ャートである。 ２２・・・同期分離回路、２３・・・タイミング検出部
、２５・・・フリップフロップ（Ｆ／Ｆ）、２８．３７
・・・カウンタ、 ２９．３０・・・比較器、３３・・
・ＰＬＬ回路、３４・・・位相検出器、３５・・・積分
器、３６・・・電圧制御発振器（ＶＣＯ） 、 ３８．
３９・・・スイッチ、４０・・・基準電圧発生器、４３
・・・同期発振器、４４・・・Ａ／Ｄ変換器。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
図はこの発明の一実施例に係るビデオ入力装置のブロッ
ク構成図、第３図は第２図に示づタイミング検出部の回
路構成図、第４図は動作を説明するためのタイミングチ
ャートである。 ２２・・・同期分離回路、２３・・・タイミング検出部
、２５・・・フリップフロップ（Ｆ／Ｆ）、２８．３７
・・・カウンタ、 ２９．３０・・・比較器、３３・・
・ＰＬＬ回路、３４・・・位相検出器、３５・・・積分
器、３６・・・電圧制御発振器（ＶＣＯ） 、 ３８．
３９・・・スイッチ、４０・・・基準電圧発生器、４３
・・・同期発振器、４４・・・Ａ／Ｄ変換器。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図
Claims (1)
- ビデオ信号をサンプリング・クロックに応じてサンプリ
ングし、そのサンプリングデータをアナログ、／ディジ
タル変換器によりアナログ／ディジタル変換して画像バ
スに転送するビデオ入力装置において、上記ビデオ信号
から第１水平同期信号および垂直同期信号を分離する同
期分離回路と、上記第１水平同期信号のタイミングずれ
をマスクし、第２水平同期信号として出力するマスク手
段と、位相検出器、積分器、電圧制御発振器およびカウ
ンタからなり、上記第２水平同期信号に同期した第３水
平同期信号を発生するＰＬＬ回路と、上記第３水平同期
信号に基づいて上記サンプリング・クロックを発生する
クロック発生手段と、上記電圧制御発振器の自走周波数
を決定する基準電圧発生器と、上記第１水平同期信号に
基づいて当該信号の同期抜けを検出する検出手段と、こ
の検出手段の検出結果に応じ、上記積分器の入力を上記
位相検出器または上記基準電圧発生器のいずれか一方に
切換える切換え手段とを具備することを特徴とするビデ
オ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356284A JPS60208174A (ja) | 1984-03-31 | 1984-03-31 | ビデオ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356284A JPS60208174A (ja) | 1984-03-31 | 1984-03-31 | ビデオ入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60208174A true JPS60208174A (ja) | 1985-10-19 |
Family
ID=13232787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6356284A Pending JPS60208174A (ja) | 1984-03-31 | 1984-03-31 | ビデオ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60208174A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19938513C2 (de) * | 1999-08-13 | 2003-06-12 | Cgk Comp Ges Konstanz Mbh | Vorrichtung und Verfahren zur Synchronisierung schneller analoger Elektronik |
-
1984
- 1984-03-31 JP JP6356284A patent/JPS60208174A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19938513C2 (de) * | 1999-08-13 | 2003-06-12 | Cgk Comp Ges Konstanz Mbh | Vorrichtung und Verfahren zur Synchronisierung schneller analoger Elektronik |
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