JPS60215251A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
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- JPS60215251A JPS60215251A JP7211684A JP7211684A JPS60215251A JP S60215251 A JPS60215251 A JP S60215251A JP 7211684 A JP7211684 A JP 7211684A JP 7211684 A JP7211684 A JP 7211684A JP S60215251 A JPS60215251 A JP S60215251A
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- Japan
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- data
- error
- circuit
- interrupt
- bus
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
-
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- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はデータ処理装置に関するものである。
（従来技術）
近年、マイクロプロセッサ−に代表される様に。
自動車の二／ジン制御等の高信頼性を要求される°用途
にもデータ処理装置が導入されている。
にもデータ処理装置が導入されている。
しかしながら、今までのマイクロプロセッサ−等のデー
タ処理装置では、処理系でのデータの誤りに対しては、
その検出又はデータの修復は困難であるという欠点がめ
った。
タ処理装置では、処理系でのデータの誤りに対しては、
その検出又はデータの修復は困難であるという欠点がめ
った。
（発明の目的）
本発明の目的は、上記欠点を除去することにより、誤り
が発生した時には、割込みを発生し、更に、誤りデータ
を保持しかつ誤りの発生場所を判断し、それに基づき誤
りを回復出来る様にした、高信頼性のデータ処理装置を
提供することにある。
が発生した時には、割込みを発生し、更に、誤りデータ
を保持しかつ誤りの発生場所を判断し、それに基づき誤
りを回復出来る様にした、高信頼性のデータ処理装置を
提供することにある。
（発明の構成）
本発明のデータ処理装置は、プログラムカウンタで指定
されるメモリ内の命令によりレジスタ又はメモリのデー
！ｔ−処理しかつ割込みによりプログラムカウンタの内
容を変更出来るデータ処理装置において、データバス上
に設けられデータの誤りを検比しデータの誤Ｖを検出し
たときに割込み信号を発生する誤り検出回路と、該誤り
検出回路の検出結朱會保持し誤りデータ要求信号により
検出結果全前記データバス上に出力する誤りデータ保持
回路と、前記割込み信号を取り入れて割込み処理の実行
ならびに前記誤りデータ要求信号の発生等の制ａを行う
処理制御装置とを含むことから構成される。
されるメモリ内の命令によりレジスタ又はメモリのデー
！ｔ−処理しかつ割込みによりプログラムカウンタの内
容を変更出来るデータ処理装置において、データバス上
に設けられデータの誤りを検比しデータの誤Ｖを検出し
たときに割込み信号を発生する誤り検出回路と、該誤り
検出回路の検出結朱會保持し誤りデータ要求信号により
検出結果全前記データバス上に出力する誤りデータ保持
回路と、前記割込み信号を取り入れて割込み処理の実行
ならびに前記誤りデータ要求信号の発生等の制ａを行う
処理制御装置とを含むことから構成される。
（実施例）
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一笑施例のブロック図である。
本実施例は、プログラムカウンタ（ＰＣ）１５で指定さ
れるメモリ（ＭＥＭ） １２ 内の命令によりレジスタ
（ＲＢＧ）１，２又はメモリ１２のデータを処理しかつ
割込みによりプログラムカウンタ１５の内容を変更出来
るデータ処理装置において、データバス７上に設けられ
データの誤０を検出しデータの誤りを検出したときに割
込み信号、９′を発生する誤り横比回路としてのパリテ
ィチェック回路（ＦＣＣ）３，４．１３と、このパリテ
ィチェック回路３．４，１３の検出結朱ｔＳ持し誤りデ
ータ要求信号１０’により検出結果をデータバス７上に
出力する誤りデータ保持回路（ＳＨ）５，６，１４ と
、割込み信号９′を取り入れて割込へ処理の実行ならび
に誤りデー声要求信号１０′の発生等の制御を行う処理
制御装置（ＣＯＮＴ）１１とを含むことから構成される
。なお同図において、８はパリティ信号線、９は割込み
要求線、１０は誤りデータ要求線である。
れるメモリ（ＭＥＭ） １２ 内の命令によりレジスタ
（ＲＢＧ）１，２又はメモリ１２のデータを処理しかつ
割込みによりプログラムカウンタ１５の内容を変更出来
るデータ処理装置において、データバス７上に設けられ
データの誤０を検出しデータの誤りを検出したときに割
込み信号、９′を発生する誤り横比回路としてのパリテ
ィチェック回路（ＦＣＣ）３，４．１３と、このパリテ
ィチェック回路３．４，１３の検出結朱ｔＳ持し誤りデ
ータ要求信号１０’により検出結果をデータバス７上に
出力する誤りデータ保持回路（ＳＨ）５，６，１４ と
、割込み信号９′を取り入れて割込へ処理の実行ならび
に誤りデー声要求信号１０′の発生等の制御を行う処理
制御装置（ＣＯＮＴ）１１とを含むことから構成される
。なお同図において、８はパリティ信号線、９は割込み
要求線、１０は誤りデータ要求線である。
次に本実施例の動作について説明する。
今、メモリ１２から、レジスタ１にデータバス上したと
きに、メモリ１２内に記憶されていたパリティと、デー
タバス７上に出力されたデータのパリテ斗が異なってい
れば、パリティチェック回路１３によって、割込み要求
線９がアクティブにされ、割込み要求信号９′が処理制
御装置１１に入°力される。さらに誤りデータ保持回路
１４に誤りデータが保持される。又、レジスタ１に誓込
むときに、パリティチェック回路３で誤りが検出されれ
ば、パリティチェック回路３より割込み要求線９ｔ−使
って割込み要求信号９′が処理制御装置１１に出される
。割込みが処理制御装置１１に受け付けられると、処理
制御装置１１は、誤りデータ要求信号線１０をアクティ
ブにする事により、誤りデータ要求信号１０’ｅパリテ
イチ工ツク回路に入力させ、誤りデータをデータバス７
に出力させる。
きに、メモリ１２内に記憶されていたパリティと、デー
タバス７上に出力されたデータのパリテ斗が異なってい
れば、パリティチェック回路１３によって、割込み要求
線９がアクティブにされ、割込み要求信号９′が処理制
御装置１１に入°力される。さらに誤りデータ保持回路
１４に誤りデータが保持される。又、レジスタ１に誓込
むときに、パリティチェック回路３で誤りが検出されれ
ば、パリティチェック回路３より割込み要求線９ｔ−使
って割込み要求信号９′が処理制御装置１１に出される
。割込みが処理制御装置１１に受け付けられると、処理
制御装置１１は、誤りデータ要求信号線１０をアクティ
ブにする事により、誤りデータ要求信号１０’ｅパリテ
イチ工ツク回路に入力させ、誤りデータをデータバス７
に出力させる。
処理制御装置１１は、割込み処理プログラムで、データ
バス７のどのビットに誤りデータがあるかｋｍべる事に
より、どの部分で誤りが生じたかを判断出来る。。
バス７のどのビットに誤りデータがあるかｋｍべる事に
より、どの部分で誤りが生じたかを判断出来る。。
第２図は本発明の他の実施例を示すブロック図でるる。
第２図において、１はレジスタ、３はパリティチェック
回路、５は誤９データ保持回路、７はデータバス、８は
パリティ線、９は割込み要求線、９′は割込み要求信号
、１０は誤りデータ要求線、１０’は誤りデータ信号、
１１は処理制御装置、１５はプログラムカウンタ、１６
は演算論理口１（ＡＬＵ）である。
回路、５は誤９データ保持回路、７はデータバス、８は
パリティ線、９は割込み要求線、９′は割込み要求信号
、１０は誤りデータ要求線、１０’は誤りデータ信号、
１１は処理制御装置、１５はプログラムカウンタ、１６
は演算論理口１（ＡＬＵ）である。
今、第３図の処理を実行中に、ＡＤＤ ＲＥＧＩ。
ＲＢＧ２の実行で誤りが発圧して、割込み要求線９によ
り割込みが要求された場合、処理制御装置１１はプログ
ラムカウンタ１５の値を変更して、第３図の割込み処理
に制御を移す。割込み処理ではＲｇＧｌからの読出しに
よる誤りか、Ｒ，ｇＧ２からの読出しによる誤りか、又
４は、演算結果の書込みによる誤りかをデータバス各１
ビットに対応して付加されている誤りデータ保持装置５
の情報により判断する。。
り割込みが要求された場合、処理制御装置１１はプログ
ラムカウンタ１５の値を変更して、第３図の割込み処理
に制御を移す。割込み処理ではＲｇＧｌからの読出しに
よる誤りか、Ｒ，ｇＧ２からの読出しによる誤りか、又
４は、演算結果の書込みによる誤りかをデータバス各１
ビットに対応して付加されている誤りデータ保持装置５
の情報により判断する。。
ここで、もし、ＲＥＧＩの読出し誤りでめれば、Ｒ，Ｅ
Ｇｌへのデータ転送まで、もし、ＲＢＧ２の読出し誤り
でおれば、ＲｆＥＧ２へのデータ転送まで、もし、演算
結果の誤りであれば、演算までプログラムカウンタ１５
を更新して、再実行する事により、誤りの訂正が実現出
来る。
Ｇｌへのデータ転送まで、もし、ＲＢＧ２の読出し誤り
でおれば、ＲｆＥＧ２へのデータ転送まで、もし、演算
結果の誤りであれば、演算までプログラムカウンタ１５
を更新して、再実行する事により、誤りの訂正が実現出
来る。
なお、上記実施例においては、誤り検出回路としてパリ
ティチェック回路を用いたけれども、他の誤９検出回路
金用いても同様の効果が得られる。
ティチェック回路を用いたけれども、他の誤９検出回路
金用いても同様の効果が得られる。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、上記の構
成により、データに誤りが発生した時には、割込みを発
圧し、史に誤りデータを保持し、かつ誤りの発圧場所を
判断し誤りが回復できる信頼性の高いデータ処理装置が
得られる。
成により、データに誤りが発生した時には、割込みを発
圧し、史に誤りデータを保持し、かつ誤りの発圧場所を
判断し誤りが回復できる信頼性の高いデータ処理装置が
得られる。
第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図はデータ処理プロ
グラムの一例のフローチャートである。 １．２・・・・・・レジスタ、３，４・・・・・・パリ
ティチェック回路、５，６・・・・・・誤りデータ保持
回路、７・・・・・・データバス、８・・・・・・パリ
ティ信号線、９・・・・・・割込み要求線、９′・・・
・・・割込み要求信号、１ｏ・曲・誤りデータ要求線、
１０′・・・・・・誤９データ要求信号、１１・・・・
・・処理制御装置、１２・・・・・・メモリ、１３・・
・・・・パリティチェック回路、１４・旧・・誤りデー
タ保持回路、１５・・・・・・プログラムカウンタ、１
６・・・・・・演算論理回路。 ／ゴ７
明の他の実施例のブロック図、第３図はデータ処理プロ
グラムの一例のフローチャートである。 １．２・・・・・・レジスタ、３，４・・・・・・パリ
ティチェック回路、５，６・・・・・・誤りデータ保持
回路、７・・・・・・データバス、８・・・・・・パリ
ティ信号線、９・・・・・・割込み要求線、９′・・・
・・・割込み要求信号、１ｏ・曲・誤りデータ要求線、
１０′・・・・・・誤９データ要求信号、１１・・・・
・・処理制御装置、１２・・・・・・メモリ、１３・・
・・・・パリティチェック回路、１４・旧・・誤りデー
タ保持回路、１５・・・・・・プログラムカウンタ、１
６・・・・・・演算論理回路。 ／ゴ７
Claims (1)
- プログラムカウンタで指定されるメモリ内の命令により
レジスタ又はメモリのデータｔ−処理しかつ割込みによ
りプログラムカウンタの内容ｔ−ｆ更出来るデータ処理
装置において、データバス上に設けられデータの誤りを
検出しデータの誤すヲ検出したときに割込み信号を発生
する誤り検出回路と、該誤り検出回路の検出結果を保持
し誤りデータ要求信号により検出結果管前記データバス
上に出力する誤りデータ医持回路と、前記割込み信号を
取り入れて割込み処理の実行ならびに前記誤りデータ要
求信号の発生等の制ａを行う処理制御装置とを含むこと
を特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211684A JPS60215251A (ja) | 1984-04-11 | 1984-04-11 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211684A JPS60215251A (ja) | 1984-04-11 | 1984-04-11 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60215251A true JPS60215251A (ja) | 1985-10-28 |
Family
ID=13480063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211684A Pending JPS60215251A (ja) | 1984-04-11 | 1984-04-11 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60215251A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9778981B2 (en) | 2014-12-09 | 2017-10-03 | Denso Corporation | Microcontroller |
-
1984
- 1984-04-11 JP JP7211684A patent/JPS60215251A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9778981B2 (en) | 2014-12-09 | 2017-10-03 | Denso Corporation | Microcontroller |
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