JPS60220405A - 制御装置 - Google Patents
制御装置Info
- Publication number
- JPS60220405A JPS60220405A JP7698184A JP7698184A JPS60220405A JP S60220405 A JPS60220405 A JP S60220405A JP 7698184 A JP7698184 A JP 7698184A JP 7698184 A JP7698184 A JP 7698184A JP S60220405 A JPS60220405 A JP S60220405A
- Authority
- JP
- Japan
- Prior art keywords
- control
- output
- counter
- controller
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B15/00—Systems controlled by a computer
- G05B15/02—Systems controlled by a computer electric
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Automation & Control Theory (AREA)
- Control By Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は制御器内の信号処理速度に比べて低速な計算機
によ多連続制御を行う制御装置に関するものである。
によ多連続制御を行う制御装置に関するものである。
従来のこの種装置としては第１図に示すものがあった。
以下第１図について説明する。図において、（１）は制
御器内部の処理速度に比べて低速な計算機、（２）は上
記計算機（１）の出力する制御データを記憶するプリセ
ット・データ・レジスタ、 （３）ｔ；を前記プリセッ
ト・データ・レジスタ（２）の出力を初期値として計数
を行うカウンタ、（４）は前記カウンタ（３）の出力に
よシ制御が行なわれる制御器、（５）は前記制御器（４
）が制御を終了したときに出力するエンド・パルスを記
憶するフリップフロップである。
御器内部の処理速度に比べて低速な計算機、（２）は上
記計算機（１）の出力する制御データを記憶するプリセ
ット・データ・レジスタ、 （３）ｔ；を前記プリセッ
ト・データ・レジスタ（２）の出力を初期値として計数
を行うカウンタ、（４）は前記カウンタ（３）の出力に
よシ制御が行なわれる制御器、（５）は前記制御器（４
）が制御を終了したときに出力するエンド・パルスを記
憶するフリップフロップである。
第２図は第１図の各部の信号を示す図である。
第２図中の符号は第１図の相当部分の信号を示している
。図において（Ｘｌ）は制御器（４）が制御を終了した
時に出力するエンド・パルス、 （Ｘ２）は制御器（４
）が出力するエンドパルスを記憶して論理”１”を出力
するフリップフロップ（５）の出力、（Ｘ３）は前記計
算機（１）の出力（Ｘ４）′ｆｒプリセット・データ・
レジスタヘロードする為のロードパルスｒ （”）ｌ”
を前記計算機（１）の出力、 （Ｘｓ）は制御器（４）
を制御する制御データ、 （Ｘ６）は前記計算機（１）
が出力する制御デ−タをフリップフロップ（５）の出力
が論理″１”の時にロードするプリセット・データ・レ
ジスタ（２）の出力である。（Ｘｌ）は前記カウンタ（
３）に制御データをロードさせた後に計数を開始させる
ロード／スタート信号である。
。図において（Ｘｌ）は制御器（４）が制御を終了した
時に出力するエンド・パルス、 （Ｘ２）は制御器（４
）が出力するエンドパルスを記憶して論理”１”を出力
するフリップフロップ（５）の出力、（Ｘ３）は前記計
算機（１）の出力（Ｘ４）′ｆｒプリセット・データ・
レジスタヘロードする為のロードパルスｒ （”）ｌ”
を前記計算機（１）の出力、 （Ｘｓ）は制御器（４）
を制御する制御データ、 （Ｘ６）は前記計算機（１）
が出力する制御デ−タをフリップフロップ（５）の出力
が論理″１”の時にロードするプリセット・データ・レ
ジスタ（２）の出力である。（Ｘｌ）は前記カウンタ（
３）に制御データをロードさせた後に計数を開始させる
ロード／スタート信号である。
次に第２図に従い動作説明する。制御器（４）の内部の
信号処理速度に比べて低速な計算機（１）は制御器（４
）が出力するエンドパルスを記憶しているフリップ７０
ツブ（５）の出力が論理″１”の時にプリセット・デー
タ・レジスタ（２）に制御データ（Ｘ４）をロードする
。カウンタ（３）は制御器（４）から出力されるロード
／スタート信号（Ｘｌ）によりプリセット・データ・レ
ジスタ（２）の出力（Ｘ６）をロードしてカウンタ（３
）の初期値として計数が開始される。制御器（４）はカ
ウンタ（３）の出力（Ｘ５）を受け制御が行われ、制御
が終了するとエンド・パルス（Ｘｌ）を出力する。上記
エンド・パルス（Ｘｌ）が出力されるとフリップフロッ
プ（５）は論理”１”を出力する。フリップフロップ（
５）のリセットはプリセット・データ・レジスタのロー
ド信号（Ｘ３）により行われる。
信号処理速度に比べて低速な計算機（１）は制御器（４
）が出力するエンドパルスを記憶しているフリップ７０
ツブ（５）の出力が論理″１”の時にプリセット・デー
タ・レジスタ（２）に制御データ（Ｘ４）をロードする
。カウンタ（３）は制御器（４）から出力されるロード
／スタート信号（Ｘｌ）によりプリセット・データ・レ
ジスタ（２）の出力（Ｘ６）をロードしてカウンタ（３
）の初期値として計数が開始される。制御器（４）はカ
ウンタ（３）の出力（Ｘ５）を受け制御が行われ、制御
が終了するとエンド・パルス（Ｘｌ）を出力する。上記
エンド・パルス（Ｘｌ）が出力されるとフリップフロッ
プ（５）は論理”１”を出力する。フリップフロップ（
５）のリセットはプリセット・データ・レジスタのロー
ド信号（Ｘ３）により行われる。
従来の制御装置は以上のように構成されているので前記
制御器（４）が制御の終了を示すエンドパルス（Ｘｌ）
を出力し、前記計算機が次の制御データ（Ｘ４）を前記
プリセット・データ・レジスタ（２）へデータをセクト
する前に制御器（４）が制御を終了した場合（第２図に
おいてＴ２＞Ｔｌの時）に連続制御を行うことができな
いという欠点があった。
制御器（４）が制御の終了を示すエンドパルス（Ｘｌ）
を出力し、前記計算機が次の制御データ（Ｘ４）を前記
プリセット・データ・レジスタ（２）へデータをセクト
する前に制御器（４）が制御を終了した場合（第２図に
おいてＴ２＞Ｔｌの時）に連続制御を行うことができな
いという欠点があった。
この発明は、かかる欠点を改善する目的でなされたもの
で、プリセクト・データ・レジスタの代シに制御データ
をあらかじめ記憶させておいたメモリを用いること釦よ
り計算機がプリセクト・データ・レジスタにデータをセ
ットする前に制御器が制御を終了しても連続制御が行な
える制御器を提案するものである。
で、プリセクト・データ・レジスタの代シに制御データ
をあらかじめ記憶させておいたメモリを用いること釦よ
り計算機がプリセクト・データ・レジスタにデータをセ
ットする前に制御器が制御を終了しても連続制御が行な
える制御器を提案するものである。
第３図はこの発明の一実施例を示す図であシ。
＋１１． （３１は上記従来の装置と全く同一のもので
ある。
ある。
（６）は制御データをあらかじめ記憶させておくメモ！
Ｊ、＋４＋は前記カウンタ（３）により制御される制御
器。
Ｊ、＋４＋は前記カウンタ（３）により制御される制御
器。
（７）は前記制御器（４）が制御を終了したときに出力
するエンド・パルスにより前記メモリ（６）のアドレス
をカウントアツプする第２のカウンタ、（８）は前記計
算機（１）が出力するアドレスと前記第２のカウンタ（
７）の出力のいずれか一方を選択するセレクタである。
するエンド・パルスにより前記メモリ（６）のアドレス
をカウントアツプする第２のカウンタ、（８）は前記計
算機（１）が出力するアドレスと前記第２のカウンタ（
７）の出力のいずれか一方を選択するセレクタである。
第４図は第３図の各部の信号を示す図である。
第４図中の符号は第３図の相当品の信号を示している。
図において（Ｘｌ）は制御器（４）が制御を終了した時
に出力するエンドパルスｒ （Ｘｌｌ）は前記エンドパ
ルス（Ｘｉ）を受けてカウント・アップする前記第２の
カウンタ（７）の出力、 （ＸＩＯ）は前記第２のカウ
ンタ出力（Ｘｌｌ）と前記計算機（１）の出力のいずれ
かを選択するセレクタ（８）の出力、 （Ｘ４）は前記
計算機（１）の出力、 （Ｘ５）は制御器（４）を制御
する制御データ。
に出力するエンドパルスｒ （Ｘｌｌ）は前記エンドパ
ルス（Ｘｉ）を受けてカウント・アップする前記第２の
カウンタ（７）の出力、 （ＸＩＯ）は前記第２のカウ
ンタ出力（Ｘｌｌ）と前記計算機（１）の出力のいずれ
かを選択するセレクタ（８）の出力、 （Ｘ４）は前記
計算機（１）の出力、 （Ｘ５）は制御器（４）を制御
する制御データ。
（Ｘ６）は前記メモリ（２）が出力する前記第１のカウ
ンタ（３）の初期値データ、（Ｘｌ）は前記第１のカウ
ンタ（３）に制御データをロードさせた後に計数を開始
させるロード／スタート信号である。（Ｘ８）は前記セ
レクタ（８）の制御信号、 （Ｘ９）は前記計算機（１
）が出力するアドレス、 （Ｘ３）は前記メモリ（６）
のライトイネーブル信号である。
ンタ（３）の初期値データ、（Ｘｌ）は前記第１のカウ
ンタ（３）に制御データをロードさせた後に計数を開始
させるロード／スタート信号である。（Ｘ８）は前記セ
レクタ（８）の制御信号、 （Ｘ９）は前記計算機（１
）が出力するアドレス、 （Ｘ３）は前記メモリ（６）
のライトイネーブル信号である。
次に第３図に従い動作説明する。前記メモ１月６）へ制
御データを書き込むには、前記セレクタ（８）のセレク
タ制御信号（Ｘ８）によシ前記計算機出力のメモリアド
レス（Ｘ９）を選択しライト・イネーブル信号（Ｘ３）
を書込みモードにしてデータを書込む。制御データ（Ｘ
４）の書込みが終了するとライトイネーブル信号（Ｘ３
）を読み込みモードとして、前記セレクタ（８）の出力
をセレクタ制御信号（Ｘ８）により前記第２のカウンタ
（７）の出力を選択させる。制御器（４）は前記第１の
カウンタ（３）の出力（Ｘ５）を受け制御が行われ、制
御が終了するとエンドパルス（Ｘｌ）を出力すると共に
次の制御データのロード／スタート信号（Ｘｌ）が出力
され間断なく制御が行なわれる。
御データを書き込むには、前記セレクタ（８）のセレク
タ制御信号（Ｘ８）によシ前記計算機出力のメモリアド
レス（Ｘ９）を選択しライト・イネーブル信号（Ｘ３）
を書込みモードにしてデータを書込む。制御データ（Ｘ
４）の書込みが終了するとライトイネーブル信号（Ｘ３
）を読み込みモードとして、前記セレクタ（８）の出力
をセレクタ制御信号（Ｘ８）により前記第２のカウンタ
（７）の出力を選択させる。制御器（４）は前記第１の
カウンタ（３）の出力（Ｘ５）を受け制御が行われ、制
御が終了するとエンドパルス（Ｘｌ）を出力すると共に
次の制御データのロード／スタート信号（Ｘｌ）が出力
され間断なく制御が行なわれる。
上記エンドパルス（Ｘｌ）によシ前記第２のカウンタ（
７）はカウントアツプし前記メモリ（６）のアドレスが
１だけ増し次の制御データが出力される。
７）はカウントアツプし前記メモリ（６）のアドレスが
１だけ増し次の制御データが出力される。
以上のようにこの発明によれば、あらかじめ制御データ
（Ｘ４）をメモリ（６）へ記憶させておき、制御器（４
）のエンドパルス（Ｘｌ）によシ制御データを第１のカ
ウンタ（３）へ取りこむことＫより計算機（１）の処理
速度が制御器（４）の処理速度に関係なくなシ間断なく
連続制御が行える。また前記メモリ（６）のビジーセン
スを行うことによりメモリ内の制御データを前記第１の
カウンタ（３）が前記制御器（４）を制御中に更新する
ことができる。さらに前記第２のカウンタ（７）は本実
施例においては前記エンドパルス（Ｘｌ）毎に１カウン
トカツプしているが、前記計算機（１）により前記第２
のカウンタ（７）を制御することによジスタートアドレ
スとエンドアドレスを指定しその間を繰り返し実行する
こともできる。さらにアドレスの増分を前記計算機ｆｉ
ｌ Ｋより指定することによりメモリの制御内容を任意
のステップ毎にアクセスすることができるという効果が
ある。
（Ｘ４）をメモリ（６）へ記憶させておき、制御器（４
）のエンドパルス（Ｘｌ）によシ制御データを第１のカ
ウンタ（３）へ取りこむことＫより計算機（１）の処理
速度が制御器（４）の処理速度に関係なくなシ間断なく
連続制御が行える。また前記メモリ（６）のビジーセン
スを行うことによりメモリ内の制御データを前記第１の
カウンタ（３）が前記制御器（４）を制御中に更新する
ことができる。さらに前記第２のカウンタ（７）は本実
施例においては前記エンドパルス（Ｘｌ）毎に１カウン
トカツプしているが、前記計算機（１）により前記第２
のカウンタ（７）を制御することによジスタートアドレ
スとエンドアドレスを指定しその間を繰り返し実行する
こともできる。さらにアドレスの増分を前記計算機ｆｉ
ｌ Ｋより指定することによりメモリの制御内容を任意
のステップ毎にアクセスすることができるという効果が
ある。
第１図は従来の制御装置を示す図、第２図は第１図の各
部の信号の例を示す図、第３図はこの発明による制御装
置を示す図２．第４図は第３図の各部の信号の例を示す
図である。図において（１）は計算機、（２）はプリセ
ット・データ・レジスタ、（３）は第１のカウンタ、（
４）は制御器、（５）はプリップ７０ッフ、 ＋６１は
メモリ、（７）は第２のカウンタ、（８）はセレクタ、
（Ｘｉ）〜閃１）は出力波形を示す。なお図中同一あ
るいは相当部分には同一符号を付して示しである。 代理人大岩増雄
部の信号の例を示す図、第３図はこの発明による制御装
置を示す図２．第４図は第３図の各部の信号の例を示す
図である。図において（１）は計算機、（２）はプリセ
ット・データ・レジスタ、（３）は第１のカウンタ、（
４）は制御器、（５）はプリップ７０ッフ、 ＋６１は
メモリ、（７）は第２のカウンタ、（８）はセレクタ、
（Ｘｉ）〜閃１）は出力波形を示す。なお図中同一あ
るいは相当部分には同一符号を付して示しである。 代理人大岩増雄
Claims (1)
- 制御器内部において処理される信号処理速度に比べて低
速な計算機と、前記計算機の制御データを記憶するメモ
リと、前記メモリの出力をロードする第１のカウンタと
、前記第１のカラン１夕の出力を受けて動作する制御器
と、前記制御器のエンドパルスによシカラントアップす
る第２のカウンタと、前記メモリのアドレスを計算機出
力のアドレスと第２のカウンタが発生するアドレスのど
ちらか一方から選択するセレクタとを備えたことを特徴
とする制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7698184A JPS60220405A (ja) | 1984-04-17 | 1984-04-17 | 制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7698184A JPS60220405A (ja) | 1984-04-17 | 1984-04-17 | 制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60220405A true JPS60220405A (ja) | 1985-11-05 |
Family
ID=13620951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7698184A Pending JPS60220405A (ja) | 1984-04-17 | 1984-04-17 | 制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60220405A (ja) |
-
1984
- 1984-04-17 JP JP7698184A patent/JPS60220405A/ja active Pending
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