JPS6022797A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
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- JPS6022797A JPS6022797A JP58130183A JP13018383A JPS6022797A JP S6022797 A JPS6022797 A JP S6022797A JP 58130183 A JP58130183 A JP 58130183A JP 13018383 A JP13018383 A JP 13018383A JP S6022797 A JPS6022797 A JP S6022797A
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- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は磁気バブルメモリ装置嘔二係り、特に。
複数のバブルメモリユニット（二対する入出力データの
パラレル転送を可能（二した高速データ転送方式に関す
る。
パラレル転送を可能（二した高速データ転送方式に関す
る。
発明の背景
一般Ｃ，磁気バブルメモリ装置は複数の）くプルメモリ
ユニットからなっており、各／くブルメセリユニットは
バブルメモリデバイスと、これを１動するドライバー回
路とを備えている０各ドライノく一回路ハコントローラ
（ユよって制御される。各）（プルメモリデバイ刈二対
するデータの書込みおよび各バブルメモリデノ（イスか
らのデータの読出しはシリアルに行われる０ このような磁気バブルメモリ装置のメモリ各社は、バブ
ルメモリユニットの数を多くすること（二より任意「二
大きくできる。磁気］（プルメモリ装置の大金ｌ化Ｃ二
伴ない、入出力データの転送速度の高速化が要望さ詐で
いる０ 従来技術と問題点 − 従来のｍ気バブルメモＩＪ ｉ置Ｃ二おいては、１つの
バブルメモリユニット（二のみコントローラヲ設けて訃
き、読出し時は各〕（ブルメモリデノ（イス力λら出力
されるシリアルデータを上記単一のコントローラを介し
てシリアルに読出し、書込み時社コントローラに入力さ
れる書込みシリアルデータをシリアルに順次各バブルメ
モリデバイスに入力していた。各バブルメモリデバイス
の入出カシリアルデータの転送速度はドライバー回路の
コイル駆動周波数によりて決定される。従って、例えば
コイル駆動周波数が１００Ｋビツト／秒で、磁気〕（プ
ルメモリ装置に含まれるバブルメモリユニットの数が４
個の場合、各バブルメモリデバイスから１００にビット
のデータを読出そうとすると、全バブルメモリユニット
からそれぞれ１００にビットのデータを読み終える迄に
４秒を要することにたる。
ユニットからなっており、各／くブルメセリユニットは
バブルメモリデバイスと、これを１動するドライバー回
路とを備えている０各ドライノく一回路ハコントローラ
（ユよって制御される。各）（プルメモリデバイ刈二対
するデータの書込みおよび各バブルメモリデノ（イスか
らのデータの読出しはシリアルに行われる０ このような磁気バブルメモリ装置のメモリ各社は、バブ
ルメモリユニットの数を多くすること（二より任意「二
大きくできる。磁気］（プルメモリ装置の大金ｌ化Ｃ二
伴ない、入出力データの転送速度の高速化が要望さ詐で
いる０ 従来技術と問題点 − 従来のｍ気バブルメモＩＪ ｉ置Ｃ二おいては、１つの
バブルメモリユニット（二のみコントローラヲ設けて訃
き、読出し時は各〕（ブルメモリデノ（イス力λら出力
されるシリアルデータを上記単一のコントローラを介し
てシリアルに読出し、書込み時社コントローラに入力さ
れる書込みシリアルデータをシリアルに順次各バブルメ
モリデバイスに入力していた。各バブルメモリデバイス
の入出カシリアルデータの転送速度はドライバー回路の
コイル駆動周波数によりて決定される。従って、例えば
コイル駆動周波数が１００Ｋビツト／秒で、磁気〕（プ
ルメモリ装置に含まれるバブルメモリユニットの数が４
個の場合、各バブルメモリデバイスから１００にビット
のデータを読出そうとすると、全バブルメモリユニット
からそれぞれ１００にビットのデータを読み終える迄に
４秒を要することにたる。
このように、従来のデータ転送方式では、磁気バブルメ
モリ装置に含まれるバブルメモリユニットの数に反比例
して入出力データの転送時間が長くなるという問題がお
る。 以下余白 磁気バブルメモリｖ装置の入出力データの転送速度を上
げるには次の２つの手法が考えられる。その１つは、ド
ライバー回路のコイル駆動周波数を上げて行う方法であ
り、他の１つはすべてのバブルメモリユニットをパラレ
ル（：動作させて実質的にｎ倍の転送速度を得る方法で
ある（ｎはバブルユニットの数である）。しかしながら
、前者の方法では、バブル駆動用コイルに高周波電流が
流ｒるためコイルが発熱したり、コイルの動作マージン
が狭くなる等、物体的にも電気的（：もその実現は極め
て困難である。
モリ装置に含まれるバブルメモリユニットの数に反比例
して入出力データの転送時間が長くなるという問題がお
る。 以下余白 磁気バブルメモリｖ装置の入出力データの転送速度を上
げるには次の２つの手法が考えられる。その１つは、ド
ライバー回路のコイル駆動周波数を上げて行う方法であ
り、他の１つはすべてのバブルメモリユニットをパラレ
ル（：動作させて実質的にｎ倍の転送速度を得る方法で
ある（ｎはバブルユニットの数である）。しかしながら
、前者の方法では、バブル駆動用コイルに高周波電流が
流ｒるためコイルが発熱したり、コイルの動作マージン
が狭くなる等、物体的にも電気的（：もその実現は極め
て困難である。
そこで１本発明では後者の手法（二より、磁気バブルメ
モリ装置の入出力データの転送速度を上げる装置を提案
する。しかしながら、すべてのバブルメモリユニットの
パラレル駆動を単（二中央処理装置（ＣＰＵ）のみの制
御Ｃ二より行おうとすると。
モリ装置の入出力データの転送速度を上げる装置を提案
する。しかしながら、すべてのバブルメモリユニットの
パラレル駆動を単（二中央処理装置（ＣＰＵ）のみの制
御Ｃ二より行おうとすると。
すべてのバブルメモリデバイスにおけるバブルの停止位
置をそろえる必要性、すべてのバブルメそりデバイスの
動作を同期させる必要性、あるいは各バブルデバイス中
のマイナルーブ中の不良ループの存在１等により、後（
二詳述する如く、バブルメモリユニットのパラレル駆動
は実貫的Ｃ二不可能である。
置をそろえる必要性、すべてのバブルメそりデバイスの
動作を同期させる必要性、あるいは各バブルデバイス中
のマイナルーブ中の不良ループの存在１等により、後（
二詳述する如く、バブルメモリユニットのパラレル駆動
は実貫的Ｃ二不可能である。
発明の目的
本発明の目的は、上述の従来技術（：おける問題Ｃ二鑑
ミ、ダイレクト・メモリ・アクセス・コントローラ（Ｄ
ＭＡＣ）とランダム・アクセス・メモリ（ＲＡＭ）を用
いて複数のバブルメモリユニットをパラレルに駆動する
という構想し基づき、複数のバブルメモリユニットから
なる磁ｚバブルメモリ装＠じおいて、入出力データの転
’Ｒ’ｒ；ａｍ 化することにある。
ミ、ダイレクト・メモリ・アクセス・コントローラ（Ｄ
ＭＡＣ）とランダム・アクセス・メモリ（ＲＡＭ）を用
いて複数のバブルメモリユニットをパラレルに駆動する
という構想し基づき、複数のバブルメモリユニットから
なる磁ｚバブルメモリ装＠じおいて、入出力データの転
’Ｒ’ｒ；ａｍ 化することにある。
発明の構成
上記の目的を達成するための本発明の構成は。
各々が、バブルメモリデバイスと、該バブルメモリデバ
イス（ニメモリジシ１作をさせ、かつ、店込み時Ｃ二人
力パラレルデータな７リアルデータに３１．Ｌ。
イス（ニメモリジシ１作をさせ、かつ、店込み時Ｃ二人
力パラレルデータな７リアルデータに３１．Ｌ。
て該バブルメモリデバイス（二与え、読出し時に該バブ
ルメモリデバイスから出力されるシリアルデータなパラ
レルデータ（二置換して出力するコントローラとを備え
た。ｎ１ｌｉｉ（ｎは正の整数）のバブルメモリユニッ
ト、入出力データを所定バイト単位に格納するランダム
・アクセス・メモリ。
ルメモリデバイスから出力されるシリアルデータなパラ
レルデータ（二置換して出力するコントローラとを備え
た。ｎ１ｌｉｉ（ｎは正の整数）のバブルメモリユニッ
ト、入出力データを所定バイト単位に格納するランダム
・アクセス・メモリ。
該コントローラの各々と該ランダムアクセスメモリとの
間でのパラレルデータの入出力制何１をパラレルに行う
ダイレクト・メモり・アクセス・コントローラ、および 該コントローラ、該ダイレクト・メそり・アクセス・コ
ントローラ、訃よび該ランダム・アクセス・メモリを制
御する中央処理装置を具備し、該ランダム・アクセス・
メモリのメモリ領域は複数のブロック１３Ｌｉ （１＝
＝１ 、２゜３．・・・・・・）に分かれており２各ブ
ロツクＢＬｉは、該コントローラのそれぞれからまたは
該コントローラのそ７１７ぞ３１＝ｉ番目に入力される
所定バイト単位のデータＢＤ、、ｉ。
間でのパラレルデータの入出力制何１をパラレルに行う
ダイレクト・メモり・アクセス・コントローラ、および 該コントローラ、該ダイレクト・メそり・アクセス・コ
ントローラ、訃よび該ランダム・アクセス・メモリを制
御する中央処理装置を具備し、該ランダム・アクセス・
メモリのメモリ領域は複数のブロック１３Ｌｉ （１＝
＝１ 、２゜３．・・・・・・）に分かれており２各ブ
ロツクＢＬｉは、該コントローラのそれぞれからまたは
該コントローラのそ７１７ぞ３１＝ｉ番目に入力される
所定バイト単位のデータＢＤ、、ｉ。
ＢＤ２ 、 ｉ＊・・・・・・、訃よびＢＤｎ ＊ ｉ
をそれぞれ格納するｎ個のセクタからなり、該ダイレク
ト・メモ１月アクセス・コントローラは、該コントロー
ラのそれぞれに対応したｎ個のチャネルを有し、該チャ
ネルの各々は、該中央処理装置の制御の下（：、対応す
るコントローラと該ランダム・アクセス・メモリ内のす
べてのブロック内の対応するセクタとの間でパラレルデ
ータの入出力制御をパラレルに行わせる手段を備えてい
ることを特徴とする磁気バブルメモリ装置にある。
をそれぞれ格納するｎ個のセクタからなり、該ダイレク
ト・メモ１月アクセス・コントローラは、該コントロー
ラのそれぞれに対応したｎ個のチャネルを有し、該チャ
ネルの各々は、該中央処理装置の制御の下（：、対応す
るコントローラと該ランダム・アクセス・メモリ内のす
べてのブロック内の対応するセクタとの間でパラレルデ
ータの入出力制御をパラレルに行わせる手段を備えてい
ることを特徴とする磁気バブルメモリ装置にある。
発明の実施例
以下本発明の実施例を図ｉｔ二よって説明する。
第１図は本発明の一実施例Ｃ二よる磁気バブルメモリ装
置を示すブロック図である。同図薔：おいて。
置を示すブロック図である。同図薔：おいて。
磁気バブルメモリ装置は４個のバブルメモリユニットＵ
、 、 Ｕ、 、Ｕ、 、Ｈ４と、ＣＰＵ１と、ＤＭＡ
Ｃ２と、ＲＡＭ３とを備えている。各バブルメモリユニ
ットはバブルメモリデバイス４と、これＣ二回転磁界を
与えたり、バブルの発生、転送、複製等のファンクシ百
ンを駆動したりするためのドライバ回路５と、ドライバ
回路５に発生させる三角波コイル電流やファンクシ田ン
バルス電流などの発生タイミングの制御やメモリアドレ
スの対応づけをするコントローラ６とを備えている。本
発明に訃いてはすべてのバブルメモリユニットがコント
ローラを備えていることに着目すべきである。
、 、 Ｕ、 、Ｕ、 、Ｈ４と、ＣＰＵ１と、ＤＭＡ
Ｃ２と、ＲＡＭ３とを備えている。各バブルメモリユニ
ットはバブルメモリデバイス４と、これＣ二回転磁界を
与えたり、バブルの発生、転送、複製等のファンクシ百
ンを駆動したりするためのドライバ回路５と、ドライバ
回路５に発生させる三角波コイル電流やファンクシ田ン
バルス電流などの発生タイミングの制御やメモリアドレ
スの対応づけをするコントローラ６とを備えている。本
発明に訃いてはすべてのバブルメモリユニットがコント
ローラを備えていることに着目すべきである。
ＣＰＵＩは通常１チツプＣＰＵであり、ホスト側との間
でデータバス７を介して入出力データの授受を行うと共
に、制御バス８を介してＤＭＡＣＺ内のレジスタ内に転
送元のアドレス（ソース）と転送先（ディスティネーシ
ヨン）のアドレス、および転送するバイト数を誓き込む
こと（二より、ＤＭＡＣ２ｃ対し【ダイレクト・メモリ
・アクセス動作を行わせる。ＤＭＡＣ２はバブルメモリ
ユニットＵ、〜［Ｊ４にそれぞれ対応した４つのチャネ
ルＣＨＩ 、 ＣＨ２、ＣＨｓ 、ＣＨ４からなってお
り、データバス９を介して、チャネルＣＨ□はバブルメ
モリユニットＵＩの入出力データ転送を行い、チャネル
ＣＨ，はＵ、チャネルＣＨ，はＵｌ、チャネルＣＨ４は
Ｈ４の入出力データ転送をパラレル（二、すなわち互い
Ｃ二独立（二行なう。すなわち、バブルメモリユニット
Ｕ、〜Ｕ４はＤＭＡＣ２によって並列（；駆動させられ
る。
でデータバス７を介して入出力データの授受を行うと共
に、制御バス８を介してＤＭＡＣＺ内のレジスタ内に転
送元のアドレス（ソース）と転送先（ディスティネーシ
ヨン）のアドレス、および転送するバイト数を誓き込む
こと（二より、ＤＭＡＣ２ｃ対し【ダイレクト・メモリ
・アクセス動作を行わせる。ＤＭＡＣ２はバブルメモリ
ユニットＵ、〜［Ｊ４にそれぞれ対応した４つのチャネ
ルＣＨＩ 、 ＣＨ２、ＣＨｓ 、ＣＨ４からなってお
り、データバス９を介して、チャネルＣＨ□はバブルメ
モリユニットＵＩの入出力データ転送を行い、チャネル
ＣＨ，はＵ、チャネルＣＨ，はＵｌ、チャネルＣＨ４は
Ｈ４の入出力データ転送をパラレル（二、すなわち互い
Ｃ二独立（二行なう。すなわち、バブルメモリユニット
Ｕ、〜Ｕ４はＤＭＡＣ２によって並列（；駆動させられ
る。
バブルメモリデバイス４とドライバ回路５の間の入出力
データは１ビツトずつ転送されるシリアルデータである
。各コントローラ６は七の内部でデータのシリアル−パ
ラレル変換あるいはその逆を行っており、ＤＭＡＣ２と
各コントローラ６の間のデータバス９Ｃは１バイト（８
ビツト）単位のパラレルデータが転送される。従って、
読出し時は、バブルメモリユニットＵ、内のバブルメモ
リデバイス４から不良ビットを除く８ビツトのシリアル
データが出力されると、コントローラ６はこしを８ビツ
トのパラレルデータ（：変換してＤ ＭＡＣ２のチャネ
ルＣＨ，を経由し’（ＲＡＭ３内の転送先アドレスに格
納され、これと並列してバブルメモリユニットＵ、〜Ｕ
４の各々のバブルメモリデバイス４からの有効シリアル
データは８ビツトずつパラレルに、そｎぞれＤＭＡＣ２
内のチャネルＣｆｌ。
データは１ビツトずつ転送されるシリアルデータである
。各コントローラ６は七の内部でデータのシリアル−パ
ラレル変換あるいはその逆を行っており、ＤＭＡＣ２と
各コントローラ６の間のデータバス９Ｃは１バイト（８
ビツト）単位のパラレルデータが転送される。従って、
読出し時は、バブルメモリユニットＵ、内のバブルメモ
リデバイス４から不良ビットを除く８ビツトのシリアル
データが出力されると、コントローラ６はこしを８ビツ
トのパラレルデータ（：変換してＤ ＭＡＣ２のチャネ
ルＣＨ，を経由し’（ＲＡＭ３内の転送先アドレスに格
納され、これと並列してバブルメモリユニットＵ、〜Ｕ
４の各々のバブルメモリデバイス４からの有効シリアル
データは８ビツトずつパラレルに、そｎぞれＤＭＡＣ２
内のチャネルＣｆｌ。
〜ＣＨ４を経由してＲＡＭ３内のそｎぞれの転送先アド
レスに格納される。１込み時は上記読出し時と逆の動作
を行う。ＤＭＡＣ２の各チャネルにバイト単位１二転送
されて来るデータと、ＲＡＭａ内での七ｎらのデータの
格納領域との関係は、第４図および第５図（二よって後
舊二詳述する一定の関係を持たせである０こｔ′ＬＣ二
より、すべてのバブルメモリデバイス４Ｃ二おいてバブ
ルの停止位置をそろえる必要性、すべてのバブルメモリ
デバイスの動作を同期させる必要性、あるいは各バブル
デバイス中のマイナルーブ中の不良ループの存在等を考
慮する必要がなくなり、すべてのバブルメモリデバイス
をパラレル駆動することが可能Ｃ″−なる。
レスに格納される。１込み時は上記読出し時と逆の動作
を行う。ＤＭＡＣ２の各チャネルにバイト単位１二転送
されて来るデータと、ＲＡＭａ内での七ｎらのデータの
格納領域との関係は、第４図および第５図（二よって後
舊二詳述する一定の関係を持たせである０こｔ′ＬＣ二
より、すべてのバブルメモリデバイス４Ｃ二おいてバブ
ルの停止位置をそろえる必要性、すべてのバブルメモリ
デバイスの動作を同期させる必要性、あるいは各バブル
デバイス中のマイナルーブ中の不良ループの存在等を考
慮する必要がなくなり、すべてのバブルメモリデバイス
をパラレル駆動することが可能Ｃ″−なる。
本冥施例では、バブルメモリデバイス４の各々は、各ペ
ージが６４バイトの容量からなる２ Ｋベージのもの、
すなわち１Ｍビットのメモリ容量をもつものとして説明
する。
ージが６４バイトの容量からなる２ Ｋベージのもの、
すなわち１Ｍビットのメモリ容量をもつものとして説明
する。
第２図はバブルメそりデバイス４０１ページの周知のル
ープ構成を示す回路図である。第２図（二おいて、Ｔは
トランスファゲート、 Ｇ 、Ｇ、 、Ｇ。
ープ構成を示す回路図である。第２図（二おいて、Ｔは
トランスファゲート、 Ｇ 、Ｇ、 、Ｇ。
はジェネレータ、Ｒはリプリケータ、Ｄはディテクタで
ある。ジェネレータＧ、ＧＸ、Ｇ、ｌ二与えらｎるパル
ス１流によって書込みメジャーライン”１ｅ Ｗｉ ！
に書込まれたバブルは、トランスファグー）Ｔｌ二よっ
てマイナループ１１〜’８０ に１ビットずつ転送され
る。１ページは６４バイトなので５１２ビット分のマイ
ナループがあれば充分と考えられるが、実際にはマイナ
ループ中Ｃ；不良ループが存在し得、また、エラー訂正
コード（ＥＣＣ）用や予備も含めて、５９３本のマイナ
ループが存在する。マイナループ！１〜ｊ、□ 上のバ
ブルは回転磁界により読出しメジャーラインＲ１，ＩＲ
Ｅ！の近傍に移動させられ１次いでリプリケータＲ１；
よって読出しメジャーラインＲｚ、、Ｒｊｔに複製され
たバブルが得られる。読出しメジャーライン上のバブル
はディテクタＤによってＪ該仄検出さｎシリアルデータ
として出力される０ ＣＰＵのみ（二よって第１図のバブルメモリユニットＵ
□〜Ｕ４をパラレル駆動駆動しようとすると、すベテノ
バブルデバイスにおいて、書込みメジャーライン、マイ
ナルーブ、読出しメジャーラインのそｒｔ、−ｔ’ｎに
おけるバブル停止位置をそろえたり。
ある。ジェネレータＧ、ＧＸ、Ｇ、ｌ二与えらｎるパル
ス１流によって書込みメジャーライン”１ｅ Ｗｉ ！
に書込まれたバブルは、トランスファグー）Ｔｌ二よっ
てマイナループ１１〜’８０ に１ビットずつ転送され
る。１ページは６４バイトなので５１２ビット分のマイ
ナループがあれば充分と考えられるが、実際にはマイナ
ループ中Ｃ；不良ループが存在し得、また、エラー訂正
コード（ＥＣＣ）用や予備も含めて、５９３本のマイナ
ループが存在する。マイナループ！１〜ｊ、□ 上のバ
ブルは回転磁界により読出しメジャーラインＲ１，ＩＲ
Ｅ！の近傍に移動させられ１次いでリプリケータＲ１；
よって読出しメジャーラインＲｚ、、Ｒｊｔに複製され
たバブルが得られる。読出しメジャーライン上のバブル
はディテクタＤによってＪ該仄検出さｎシリアルデータ
として出力される０ ＣＰＵのみ（二よって第１図のバブルメモリユニットＵ
□〜Ｕ４をパラレル駆動駆動しようとすると、すベテノ
バブルデバイスにおいて、書込みメジャーライン、マイ
ナルーブ、読出しメジャーラインのそｒｔ、−ｔ’ｎに
おけるバブル停止位置をそろえたり。
同期をとったりする必要があ場ハ制御が複雑になるばか
りかい不良ループの存在位置が各バブルデバイスですべ
て同じであるという確率は極めて少ないため、ＣＰＵの
みによるパラレル駆動は現笑的ではない。
りかい不良ループの存在位置が各バブルデバイスですべ
て同じであるという確率は極めて少ないため、ＣＰＵの
みによるパラレル駆動は現笑的ではない。
第３図は第１図のバブルメモリユニットＵ１〜Ｕ４に含
まれるバブルメモリデバイスから出力されるシリアルデ
ータの出力タイミングの１例を示すタイムチャートであ
る。同図において、！／％プルメモリデバイスは１ペー
ジ当り６４）くイト＋α＝５９３ビットのデータＤ０〜
Ｄ５ｇ２ を出力するが、バブルの停止位置は各バブル
メモリデノくイスによって必ずしも同一ではなく、かつ
、１ｕｌ１作を同期させていないので、データの出力タ
イミングはＵ。
まれるバブルメモリデバイスから出力されるシリアルデ
ータの出力タイミングの１例を示すタイムチャートであ
る。同図において、！／％プルメモリデバイスは１ペー
ジ当り６４）くイト＋α＝５９３ビットのデータＤ０〜
Ｄ５ｇ２ を出力するが、バブルの停止位置は各バブル
メモリデノくイスによって必ずしも同一ではなく、かつ
、１ｕｌ１作を同期させていないので、データの出力タ
イミングはＵ。
内のバブルメモリデバイスはｔ、、Ｕ、内のそ扛は１゜
Ｕ、内のそれはｔｓ−Ｕｎ内のそれはｔ４という具合に
、各バブルメモリユニットによって必ずしも一致してい
ない。また゛、各ページから出力される５９３ビツト中
には不良マイナループからのデータも含ま牡ている。第
３図Ｃ：おいては、１例として、バブルメモリユニット
Ｕ４内のノ（プルメモＩＪデバイスの第２ページのデー
タＤ、〜Ｄ６．．中、Ｄｌ。
Ｕ、内のそれはｔｓ−Ｕｎ内のそれはｔ４という具合に
、各バブルメモリユニットによって必ずしも一致してい
ない。また゛、各ページから出力される５９３ビツト中
には不良マイナループからのデータも含ま牡ている。第
３図Ｃ：おいては、１例として、バブルメモリユニット
Ｕ４内のノ（プルメモＩＪデバイスの第２ページのデー
タＤ、〜Ｄ６．．中、Ｄｌ。
Ｄ、 Ｉ Ｄ、 ＠・・・・・・が不良データであるこ
とを示している。コントローラ４は不良ループの位置を
知っているので、バイト単位のデータを形成するに際し
。
とを示している。コントローラ４は不良ループの位置を
知っているので、バイト単位のデータを形成するに際し
。
こ才しら不良ループからのデータＤ、 ＩＤ４ＩＤ、
Ｉ・・・・・・を取り込まず２図示の場合−Ｄｏ＊ Ｄ
ｚ ＊ Ｄｚ ＊ Ｄｓ ＊ Ｄ６ ＊Ｄｏ ＊ ＤＬ
Ｏ＊ ＤＨで１バイトのバラｌノルデータを形成する。
Ｉ・・・・・・を取り込まず２図示の場合−Ｄｏ＊ Ｄ
ｚ ＊ Ｄｚ ＊ Ｄｓ ＊ Ｄ６ ＊Ｄｏ ＊ ＤＬ
Ｏ＊ ＤＨで１バイトのバラｌノルデータを形成する。
バブルメモリデバイスによって、また、１つのバブルメ
モリデバイス内でも各ページによって、不良ループの存
在位置が必ずしも同じではないので、コントローラ６が
１バイトのパラレルデータな作成するのＣ二要する時間
は一定ではない。
モリデバイス内でも各ページによって、不良ループの存
在位置が必ずしも同じではないので、コントローラ６が
１バイトのパラレルデータな作成するのＣ二要する時間
は一定ではない。
このようにして各バブルメモリユニットから出力される
パラレルデータをＣＰＵのみの制御によって転送するこ
とは実質的（：不可能であり１本発明Ｃ二おいてはＤＭ
ＡＣを用じてバブルメモリユニットのパラレル駆動を可
能１ニジている０第４図はＤＭＡＣ２の各チャネルに入
力される１バイト単位の１ペ一ジ分のデータを示し℃い
る０同図において、チャネルＣＨ，には〕（プルメモリ
ユニット１とＤＭＡＣ２との間で転送さ牡る１ペ一ジ分
の６４バイトのパラレルデータＢＤＩ、＋ ＊ ＢＤＩ
、 Ｈ・・・・・・、ＢＤｓｓ＜が転送順１二１バイト
単位で格納される。同様（二、 ｆｆｆｌのチャネル（
二も１バイト早位の６４バイトのデータＢＤｊ９８．Ｂ
Ｄｊ、２．・・・・・・。
パラレルデータをＣＰＵのみの制御によって転送するこ
とは実質的（：不可能であり１本発明Ｃ二おいてはＤＭ
ＡＣを用じてバブルメモリユニットのパラレル駆動を可
能１ニジている０第４図はＤＭＡＣ２の各チャネルに入
力される１バイト単位の１ペ一ジ分のデータを示し℃い
る０同図において、チャネルＣＨ，には〕（プルメモリ
ユニット１とＤＭＡＣ２との間で転送さ牡る１ペ一ジ分
の６４バイトのパラレルデータＢＤＩ、＋ ＊ ＢＤＩ
、 Ｈ・・・・・・、ＢＤｓｓ＜が転送順１二１バイト
単位で格納される。同様（二、 ｆｆｆｌのチャネル（
二も１バイト早位の６４バイトのデータＢＤｊ９８．Ｂ
Ｄｊ、２．・・・・・・。
ＢＤｊ、ａ４が順次格納さｉｎ（ココｌ：、ｊ＝２．３
、’ｔ：たは４）０ 第５図はＲＡＭａ内のデータ格納領域を示す図である。
、’ｔ：たは４）０ 第５図はＲＡＭａ内のデータ格納領域を示す図である。
ＲＡＭ３のメモリ領域は複数のブロックＢＬｉ （ｉ
＝１ 、２ 、３、−・−・・−）＋：分かｎでおり・
各ブロックＢＬｉは、１バイト単位のデータＢＤ１ 、
ｉ ＊ＢＤｚ 、 １ ＋ ＢＤ３ 、 ｉ−および
ＢＤ、 、 ｉをそｉＬぞ牡格納する４個のセクタから
なっている。バブルメモリデバイスからの読出し時は、
ＣＰＵＩがＤＭＡＣ２じ対し′Ｃ各バブルメモリテパイ
スからの読出しアドレスと、対応するＲＡＭＢ内の転送
先アドレスと、読出しバイト数を指定してやることＣ二
より２ＤＭＡＣ２は自動的にチャネルＣＨ，に胱出さし
たデータＢＤＩ、１ ｔ ＢＤｌ、２１ ＢＤＩ、３１
・・・・・・を順次、ＲＡＭ３内のブロックＢＬ１の第
１セクタ、ブロックＢＬ２の第１セクタ、ブロックＢＬ
３の第゛１セクタ、・・・・・・ミニ転送する。同様（
ニチヤネルｃＨｊ−二読み出されたデータＢＤｊ、ｔ
、 ＢＤｊ、ｚ 、・・・・・・、 ＢＤｊ 、６４は
、ＲＡＭ３内の各ブロックの第ｊセクタに転送される。
＝１ 、２ 、３、−・−・・−）＋：分かｎでおり・
各ブロックＢＬｉは、１バイト単位のデータＢＤ１ 、
ｉ ＊ＢＤｚ 、 １ ＋ ＢＤ３ 、 ｉ−および
ＢＤ、 、 ｉをそｉＬぞ牡格納する４個のセクタから
なっている。バブルメモリデバイスからの読出し時は、
ＣＰＵＩがＤＭＡＣ２じ対し′Ｃ各バブルメモリテパイ
スからの読出しアドレスと、対応するＲＡＭＢ内の転送
先アドレスと、読出しバイト数を指定してやることＣ二
より２ＤＭＡＣ２は自動的にチャネルＣＨ，に胱出さし
たデータＢＤＩ、１ ｔ ＢＤｌ、２１ ＢＤＩ、３１
・・・・・・を順次、ＲＡＭ３内のブロックＢＬ１の第
１セクタ、ブロックＢＬ２の第１セクタ、ブロックＢＬ
３の第゛１セクタ、・・・・・・ミニ転送する。同様（
ニチヤネルｃＨｊ−二読み出されたデータＢＤｊ、ｔ
、 ＢＤｊ、ｚ 、・・・・・・、 ＢＤｊ 、６４は
、ＲＡＭ３内の各ブロックの第ｊセクタに転送される。
／＜プルメモリデバイスへの書込み時は上記読出し動作
と逆にＲＡＭａ内の各ブロック内の第ｊセクタのデータ
はチャネルＣＨｊを経由し℃Ｉ（プルメモリユニットＵ
ｊ（二転送される。各チャネルは互いＣ；独立Ｃ′−動
作するので、］（プルメモリユニットＵ□〜Ｕ４間で同
期をとる必要もなく、不良ループの存在を考慮して転送
タイミングを変更させる必要もない。
と逆にＲＡＭａ内の各ブロック内の第ｊセクタのデータ
はチャネルＣＨｊを経由し℃Ｉ（プルメモリユニットＵ
ｊ（二転送される。各チャネルは互いＣ；独立Ｃ′−動
作するので、］（プルメモリユニットＵ□〜Ｕ４間で同
期をとる必要もなく、不良ループの存在を考慮して転送
タイミングを変更させる必要もない。
以上説明したように２本発明の上記実施例（二よれば４
つのバブルメモリユニットＵ１〜Ｕ４を〕（ラレル（：
駆動できるので、読出し／書込み動作（；要する時間は
従来の約１７４で済む。
つのバブルメモリユニットＵ１〜Ｕ４を〕（ラレル（：
駆動できるので、読出し／書込み動作（；要する時間は
従来の約１７４で済む。
第６図は第１図の回路の各構成要素の周辺部をも示した
詳細なブロック回路図である。第６図Ｃ二み命令、米Ｒ
ＥＳＥＴは内部システムのＩＪ 、セット信号、−＊−
ＰＦは電源断予告信号、米は処理の終了またはエラーに
よる割込みをホスト側（：知らせる制御信号である。第
６図の回路構成および動作は。
詳細なブロック回路図である。第６図Ｃ二み命令、米Ｒ
ＥＳＥＴは内部システムのＩＪ 、セット信号、−＊−
ＰＦは電源断予告信号、米は処理の終了またはエラーに
よる割込みをホスト側（：知らせる制御信号である。第
６図の回路構成および動作は。
第１図の説明に基づき当朶者Ｃユ容易に理解さし得るも
のであり説明を省略する。
のであり説明を省略する。
なお、」二連の実施例においては、バブルメモリユニッ
トの数を４個として説明したが１本発明はこれＩ：限ら
れるものではなく、任意の数のバブルメモリユニットで
もパラレル！−駆動できることはいうまでもない。バブ
ルメモリユニットの数をｎとすると、入出力データの転
送時間は従来の約確となる。
トの数を４個として説明したが１本発明はこれＩ：限ら
れるものではなく、任意の数のバブルメモリユニットで
もパラレル！−駆動できることはいうまでもない。バブ
ルメモリユニットの数をｎとすると、入出力データの転
送時間は従来の約確となる。
発明の効果
以上の説明から明らかなように１本発明Ｃ、Ｊｌ、 ｆ
’Ｌば、複数のバブルメモリユニットを持った磁気バブ
ルメモリ装置（：おい”Ｃ，ＤＭＡＣとＲＡＭを用いて
バブルメモリユニットをパラレルに駆動することが可能
になり、それにより２人出力データの高速転送が可能−
二なる。
’Ｌば、複数のバブルメモリユニットを持った磁気バブ
ルメモリ装置（：おい”Ｃ，ＤＭＡＣとＲＡＭを用いて
バブルメモリユニットをパラレルに駆動することが可能
になり、それにより２人出力データの高速転送が可能−
二なる。
第１図は本発明の一実施例１ユよる磁気バブルメモリ装
置を示すブロック図、第２図はバブルメモ 。 リゾバイスの１ページの周知のループ構成を示す回路図
、第３図はバブルメモリユニットのそれぞれに含まれる
バブルメモリデバイスから出力さ扛るシリアルデータの
出力タイミングの１例を示すタイムチャート、第４図は
ＤＭＡＣの各チャネルＣ二人力される１バイト単位の１
ペ一ジ分のデータを示す図、第５図はＲＡＭ内のデータ
格納領域を示す図、そして第６図は第１図の回路の各構
成要素の周辺部をも示した詳細なブロック回路図である
０ １・・・・・・中央処理装置、２・・・・・・ダイレク
ト・メモリ・アクセス・コントローラ、３・・・・・・
ランダム・アクセス・メモリ、４・・・・・・バブルメ
モリデノくイス。 ５・・・・・・ドライバ回路、６・・・・・・コントロ
ーラ。 Ｕ１〜Ｕ４・・・・・・バブルメモリユニット。 第１図 第３図 第４図 ＡＭ３
置を示すブロック図、第２図はバブルメモ 。 リゾバイスの１ページの周知のループ構成を示す回路図
、第３図はバブルメモリユニットのそれぞれに含まれる
バブルメモリデバイスから出力さ扛るシリアルデータの
出力タイミングの１例を示すタイムチャート、第４図は
ＤＭＡＣの各チャネルＣ二人力される１バイト単位の１
ペ一ジ分のデータを示す図、第５図はＲＡＭ内のデータ
格納領域を示す図、そして第６図は第１図の回路の各構
成要素の周辺部をも示した詳細なブロック回路図である
０ １・・・・・・中央処理装置、２・・・・・・ダイレク
ト・メモリ・アクセス・コントローラ、３・・・・・・
ランダム・アクセス・メモリ、４・・・・・・バブルメ
モリデノくイス。 ５・・・・・・ドライバ回路、６・・・・・・コントロ
ーラ。 Ｕ１〜Ｕ４・・・・・・バブルメモリユニット。 第１図 第３図 第４図 ＡＭ３
Claims (1)
- 【特許請求の範囲】 ■、各々が、バブルメモリデバイスと、該バブルメモリ
デバイスにメモリ動作をさせ、かつ、書込み時（二人カ
パラレルデータをシリアルデータ（二変換して該バブル
メモリデバイスに与え、読出し時（二該バブルメモリデ
バイスから出力されるシリアルデータをパラレルデータ
に変換して出力するコントローラとを備えた、１１個（
ｎは正の整数）のバフルメモリユニット。 入出力データを所定バイト単位に格納するランダム・ア
クセス・メモリ、 該コントローラの各々と該ランダム・アクセス・メモリ
との間でのパラレルデータの入出力制御をパラレルに行
うダイレクト・メモリ・アクセス・コントローラ、およ
び 該コントローラ、該ダイレクト・メモリ・アクセス・コ
ントローラ、および該ランダム・アクセス・メモリを制
御する中央処理装置を具餉し。 該ランダム・アクセス・メモリのメモリ領域は複数のブ
ロックＢＬｉ（ｉ＝ｉ、２，３．・・・・・・）に分か
れており、各ブロックＢＬｉは、該コントローラのそｎ
ぞれからまたは該コントローラのそれぞれに１番目に入
出力される所定バイト単位のパラレルデータＢＤ１．１
． ＤＤ２．ｉ 、 −−、およびＢＤｎ ＊ ｉをそ
れぞれ格納するｎｆｌ＆のセクタからなり。 該ダイレクト・メモリ・アクセス・コントローラは、該
コントローラのそれぞれに対応したｎ個のチャネルを有
し、該チャネルの各々は、該中央処理装置の制御の下（
二、対応するコントローラと該ランダム・アクセス・メ
モリ内のすべてのブロック内の対応するセクタとの間で
パラレルデータの入出力制御をパラレルに行わせる手段
を備えていることを特徴とする磁気バブルメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130183A JPS6022797A (ja) | 1983-07-19 | 1983-07-19 | 磁気バブルメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130183A JPS6022797A (ja) | 1983-07-19 | 1983-07-19 | 磁気バブルメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022797A true JPS6022797A (ja) | 1985-02-05 |
Family
ID=15028049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130183A Pending JPS6022797A (ja) | 1983-07-19 | 1983-07-19 | 磁気バブルメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233492A (ja) * | 1985-04-09 | 1986-10-17 | Fujitsu Ltd | 磁気バブル記憶装置 |
-
1983
- 1983-07-19 JP JP58130183A patent/JPS6022797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61233492A (ja) * | 1985-04-09 | 1986-10-17 | Fujitsu Ltd | 磁気バブル記憶装置 |
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