JPS6318452A - Ｄｍａコントロ−ラ - Google Patents
Ｄｍａコントロ−ラInfo
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- JPS6318452A JPS6318452A JP16300786A JP16300786A JPS6318452A JP S6318452 A JPS6318452 A JP S6318452A JP 16300786 A JP16300786 A JP 16300786A JP 16300786 A JP16300786 A JP 16300786A JP S6318452 A JPS6318452 A JP S6318452A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- signal
- dma controller
- output
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は情報処理装置間のデータ転送を行なうのに使用
されるＤＭＡコントローラに関するものである。
されるＤＭＡコントローラに関するものである。
従来の技術
情報処理装置内に設けられた従来のＤＭＡコントローラ
にあっては、送られてきたバイナリデータをそのまま他
の情報処理装置に転送していた。
にあっては、送られてきたバイナリデータをそのまま他
の情報処理装置に転送していた。
しかし、データ転送路のプロトコルにより使用できない
コードがある場合には転送データをあらかじめ変換して
から転送する必要がある。この変換されたデータは受信
側で逆変換を行なってもとのバイナリデータに戻す。こ
の場合、従来のＤＭＡコントローラには両方向のバッフ
ァしか備わっていないため必要なデータ以外にも、単に
変換したことを示すだけのデータ等の不要なデータまで
が記憶装置に読み込まれてしまうっさらに、変換を行な
うためには余分のソフトウェアが必要となるため有効に
利用できる記憶領域が狭くなる。
コードがある場合には転送データをあらかじめ変換して
から転送する必要がある。この変換されたデータは受信
側で逆変換を行なってもとのバイナリデータに戻す。こ
の場合、従来のＤＭＡコントローラには両方向のバッフ
ァしか備わっていないため必要なデータ以外にも、単に
変換したことを示すだけのデータ等の不要なデータまで
が記憶装置に読み込まれてしまうっさらに、変換を行な
うためには余分のソフトウェアが必要となるため有効に
利用できる記憶領域が狭くなる。
発明が解決しようとする問題点
以上説明したように、従来のＤＭＡコントローラは、単
にデータをそのまま転送させていた。このため、必要に
より転送の際にデータ変換が行なわれると、受信側でソ
ウトウエアを用いて逆変換していた。ソフトウェアが必
要となる結果として、処理速度が低下するうえ、記憶装
置内で有効に利用できる記憶領域が狭くなるという欠点
があった。
にデータをそのまま転送させていた。このため、必要に
より転送の際にデータ変換が行なわれると、受信側でソ
ウトウエアを用いて逆変換していた。ソフトウェアが必
要となる結果として、処理速度が低下するうえ、記憶装
置内で有効に利用できる記憶領域が狭くなるという欠点
があった。
本発明は、コントローラ内にデータ変換のハードウェア
を設けて上記問題点を解決しようとするものである。
を設けて上記問題点を解決しようとするものである。
問題点を解決するための手段
上記問題点を解決するための本発明のＤＭＡコントロー
ラは、比較の基準となるデータを記憶する第１のレジス
タと、転送されるデータを順番に記憶する第２のレジス
タと、第１、第２のレジスタの記憶内容を比較する比較
器と、第１のレジスタと第２のレジスタの記録内容を比
較して一致している場合には第２のレジスタの内容をＡ
ＳＣＩＩコードからバイナリ形式に変換する変換回路と
、該変換回路の出力データを保持するラッチと、該ラッ
チの出力を一時記憶させるバッファと、第１のレジスタ
と第２のレジスタの記憶内容を比較して一致していない
場合には第２のレジスタのデータ内容をそのまま一時記
憶させるバッファとを備える。
ラは、比較の基準となるデータを記憶する第１のレジス
タと、転送されるデータを順番に記憶する第２のレジス
タと、第１、第２のレジスタの記憶内容を比較する比較
器と、第１のレジスタと第２のレジスタの記録内容を比
較して一致している場合には第２のレジスタの内容をＡ
ＳＣＩＩコードからバイナリ形式に変換する変換回路と
、該変換回路の出力データを保持するラッチと、該ラッ
チの出力を一時記憶させるバッファと、第１のレジスタ
と第２のレジスタの記憶内容を比較して一致していない
場合には第２のレジスタのデータ内容をそのまま一時記
憶させるバッファとを備える。
作用
転送すべきデータがプロトコルにより予約されている場
合には、ＤＭＡコントローラ１１内に設けた変換回路１
１１ａを用いてＡＳＣＩＩコードからバイナリ形式に変
換を行なう。変換された転送データはラッチ１１５ａ、
１１５ｂを介してバフ ７ ｙｌ１６ａ、 １１６ｂ
に一時記憶される。
合には、ＤＭＡコントローラ１１内に設けた変換回路１
１１ａを用いてＡＳＣＩＩコードからバイナリ形式に変
換を行なう。変換された転送データはラッチ１１５ａ、
１１５ｂを介してバフ ７ ｙｌ１６ａ、 １１６ｂ
に一時記憶される。
転送すべきデータがプロトコルにより予約されていない
場合には、データはそのままの形でバッファ１１６ｃに
一時記憶される。
場合には、データはそのままの形でバッファ１１６ｃに
一時記憶される。
バッファ１１６ａ、 １１６ｂ、 １１６ｃに記憶され
たデータは、内部データバス１６に出力された後、記憶
装置用アドレスカウンタ１１２ｂに設定されている記憶
装置１３のアドレスに書き込まれる。
たデータは、内部データバス１６に出力された後、記憶
装置用アドレスカウンタ１１２ｂに設定されている記憶
装置１３のアドレスに書き込まれる。
実施例
以下、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
情報処理装置２からのデータを本発明のＤＭＡコントロ
ーラを備える情報処理装置１に転送する。
ーラを備える情報処理装置１に転送する。
転送するデータの一例である第３図Ｑ：１）に示すデー
タ４をバイナリ形式の１０１０１０１１ （ＯＡ Ｂ
Ｈ）と仮定する。このデータ４は１０１０１０１１ Ｂ
（ＯＡ Ｂ Ｈ）であり、このまま転送できることが
望ましい。しかし、プロトコルに同じデータ０ＡＢＨが
既に予約されている場合にはデータ４をそのまま転送す
ることはできない。
タ４をバイナリ形式の１０１０１０１１ （ＯＡ Ｂ
Ｈ）と仮定する。このデータ４は１０１０１０１１ Ｂ
（ＯＡ Ｂ Ｈ）であり、このまま転送できることが
望ましい。しかし、プロトコルに同じデータ０ＡＢＨが
既に予約されている場合にはデータ４をそのまま転送す
ることはできない。
プロトコルにデータ４が予約されている場合には、上位
データであるｌ０ＩＯＢを第３図（ａ）中に示したデー
タ２へＡＳＣＩＩコードに変換し、下位データであるｌ
０ＩＩＢを第３図（ａ）中に示したデータ３へＡＳＣＩ
Ｉコードに変換して転送すればよい。
データであるｌ０ＩＯＢを第３図（ａ）中に示したデー
タ２へＡＳＣＩＩコードに変換し、下位データであるｌ
０ＩＩＢを第３図（ａ）中に示したデータ３へＡＳＣＩ
Ｉコードに変換して転送すればよい。
ＡＳＣＩＩコードに変換されるとデータ２は４１Ｈ（バ
イナリ形式の０ＡＨ）となり、データ３は４２Ｈ（バイ
ナリ形式の０ＢＨ）となる。なお、データ１はバイナリ
形式をＡＳＣＩＩコードに変換したことを示す特殊デー
タである。ここではデータｌを２ＤＨと仮定しておく。
イナリ形式の０ＡＨ）となり、データ３は４２Ｈ（バイ
ナリ形式の０ＢＨ）となる。なお、データ１はバイナリ
形式をＡＳＣＩＩコードに変換したことを示す特殊デー
タである。ここではデータｌを２ＤＨと仮定しておく。
以下第１図に示したブロック図を第４図のタイミングチ
ャートを参照しながら説明する。
ャートを参照しながら説明する。
情報処理装置２からデータが情報処理装置１内の入出力
装置１２に送られると、この入出力装置１２は第４図（
１）に示すようにＤＭＡコントローラ１１にデータリク
エスト信号ＤＲＥＱを送る。するとＤＭＡコントローラ
１１は、システムバスの制御をリクエストするために第
４図（２）に示すホールドリクエスト信号ＨＲＱを中央
処理装置１４に送る。中央処理装置１４からは第４図（
３）に示すホールドアクノリッジ信号ＨＬＤＡが折り返
しＤ〜１Ａコントローラ１１に送られる。このホールド
アクノリッジ信号は、システムバスの制御が放棄された
かどうかを示す。ＤＭＡコントローラ１１は今度は第４
図（８）に示すリード信号ＲＤを入出力装置１２に送る
。第４図（４）、（５）かられかるように、このリード
信号と同期してＤＭＡコントローラ１１内の入出力装置
用アドレスカウンク１１２ａに設定されている入出力装
置１２のアドレスのデータをレジスタ１１３ａに記憶す
る。
装置１２に送られると、この入出力装置１２は第４図（
１）に示すようにＤＭＡコントローラ１１にデータリク
エスト信号ＤＲＥＱを送る。するとＤＭＡコントローラ
１１は、システムバスの制御をリクエストするために第
４図（２）に示すホールドリクエスト信号ＨＲＱを中央
処理装置１４に送る。中央処理装置１４からは第４図（
３）に示すホールドアクノリッジ信号ＨＬＤＡが折り返
しＤ〜１Ａコントローラ１１に送られる。このホールド
アクノリッジ信号は、システムバスの制御が放棄された
かどうかを示す。ＤＭＡコントローラ１１は今度は第４
図（８）に示すリード信号ＲＤを入出力装置１２に送る
。第４図（４）、（５）かられかるように、このリード
信号と同期してＤＭＡコントローラ１１内の入出力装置
用アドレスカウンク１１２ａに設定されている入出力装
置１２のアドレスのデータをレジスタ１１３ａに記憶す
る。
入出力装置１２はリード信号を受けて、第４図（６）に
示す入出力データアクノリッジ信号Ｉ ０ＤＡＣＫをＤ
ＭＡコントローラ１１に送り返す。
示す入出力データアクノリッジ信号Ｉ ０ＤＡＣＫをＤ
ＭＡコントローラ１１に送り返す。
データは入出力装置１２から内部データバス１６に読み
出され、レジスタ１１３ａに記憶される。もう−方のレ
ジスタは特殊データ設定用レジスタ１１３ｂで、本実施
例ではデータ１、すなわち２０Ｈが記憶されている。な
お、第１図では、情報処理装置２からデータをレジスタ
１１３ｂに記憶する径路は省略しである。
出され、レジスタ１１３ａに記憶される。もう−方のレ
ジスタは特殊データ設定用レジスタ１１３ｂで、本実施
例ではデータ１、すなわち２０Ｈが記憶されている。な
お、第１図では、情報処理装置２からデータをレジスタ
１１３ｂに記憶する径路は省略しである。
両レジスタｌ’１３ａ、 １１３ｂに記憶されているデ
ータはデータ比較器１１４ａにより比較される。レジス
タ１１３ａに記憶されたデータとレジスタ１１３ｂに記
憶されたデータが同じ、すなわちどちらのデータもデー
タ１（２０Ｈ）の場合にはデータ比較器１１４ａからイ
ネーブル信号Ｅ、。が発生して、タイミング発生器１１
８ａに人力される。もし、レジスタ１１３ａに記憶され
たデータとレジスタ１１３ｂに記憶されたデータが異な
っている場合にはイネーブル信号Ｅｌｎは発生しない。
ータはデータ比較器１１４ａにより比較される。レジス
タ１１３ａに記憶されたデータとレジスタ１１３ｂに記
憶されたデータが同じ、すなわちどちらのデータもデー
タ１（２０Ｈ）の場合にはデータ比較器１１４ａからイ
ネーブル信号Ｅ、。が発生して、タイミング発生器１１
８ａに人力される。もし、レジスタ１１３ａに記憶され
たデータとレジスタ１１３ｂに記憶されたデータが異な
っている場合にはイネーブル信号Ｅｌｎは発生しない。
まず、データ比較器１１４ａからイネーブル信号Ｅ ｌ
ｎが発生する場合の説明を行なう。この場合、以下の
動作が順次行なわれることになる。
ｎが発生する場合の説明を行なう。この場合、以下の
動作が順次行なわれることになる。
データ１に続いてデータ２ （４１Ｈ）が上に述べたと
同様の動作でレジスタ１１３ａに記憶される。このレジ
スタ１１３ａに記憶されたデータ２は変換回路１１１ａ
に送られ、そこでＡＳＣＩＩコードからバイナリ形式に
変換される。
同様の動作でレジスタ１１３ａに記憶される。このレジ
スタ１１３ａに記憶されたデータ２は変換回路１１１ａ
に送られ、そこでＡＳＣＩＩコードからバイナリ形式に
変換される。
第２図に変換回路１１１ａの詳細な回路を示す。変換回
路にはＡＳＣＩＩコードの下位５ビツトＤ。、Ｄｌ、Ｄ
ｌ、Ｄ３、Ｄ４が入力される。Ｄ４ は非反転バッファ
２旧、２０２．２０３．２０４の制御入力端子に入力さ
れる。またＤ４は反転バッファ２０５．２０８の制御入
力端子にも反転されて入力される。
路にはＡＳＣＩＩコードの下位５ビツトＤ。、Ｄｌ、Ｄ
ｌ、Ｄ３、Ｄ４が入力される。Ｄ４ は非反転バッファ
２旧、２０２．２０３．２０４の制御入力端子に入力さ
れる。またＤ４は反転バッファ２０５．２０８の制御入
力端子にも反転されて入力される。
Ｄ、はさらに非反転バッファ２０６．２０７の制御入力
端子に反転されて人力される。Ｄ３は非反転バッファ２
０１に入力されると同時に、反転バッファ２０５にも入
力される。Ｄｌは非反転バッファ２０２とＯＲゲート２
１０に人力される。ＯＲゲート２１０の出力は、非反転
ゲート２０６の入力に接続している。Ｄｌは非反転バッ
ファ２０３とＡＮＤゲート２１１とＸＯＲゲート２１２
とに人力される。ＡＮＤゲート２１１の出力がＯＲゲー
ト２１０のもう一方の人力となっている。ＸＯＲゲート
２１２の出力は非反転バッファ２０７の入力に接続され
ている。最下位ビットＤ。は非反転ゲート２０４とＡＮ
Ｄゲート２１１のもう一方の入力端子とＸＯＲゲート２
１２のもう一方の入力端子と反転ゲート２０８とに人力
される。
端子に反転されて人力される。Ｄ３は非反転バッファ２
０１に入力されると同時に、反転バッファ２０５にも入
力される。Ｄｌは非反転バッファ２０２とＯＲゲート２
１０に人力される。ＯＲゲート２１０の出力は、非反転
ゲート２０６の入力に接続している。Ｄｌは非反転バッ
ファ２０３とＡＮＤゲート２１１とＸＯＲゲート２１２
とに人力される。ＡＮＤゲート２１１の出力がＯＲゲー
ト２１０のもう一方の人力となっている。ＸＯＲゲート
２１２の出力は非反転バッファ２０７の入力に接続され
ている。最下位ビットＤ。は非反転ゲート２０４とＡＮ
Ｄゲート２１１のもう一方の入力端子とＸＯＲゲート２
１２のもう一方の入力端子と反転ゲート２０８とに人力
される。
非反転バッファ２０１の出力と反転バッファ２０５の出
力とは接続されていて、いずれかのバッファからの出力
が変換値としての出力となる。これと同様に、非反転バ
ッファ２０２と２０６の出力、非反転バッファ２０３と
２０７の出力、非反転バッファ２０４の出力と反転バッ
ファ２０８の出力がそれぞれ接続されている。
力とは接続されていて、いずれかのバッファからの出力
が変換値としての出力となる。これと同様に、非反転バ
ッファ２０２と２０６の出力、非反転バッファ２０３と
２０７の出力、非反転バッファ２０４の出力と反転バッ
ファ２０８の出力がそれぞれ接続されている。
上記の構成の変換回路の動作をデータ２ （４１Ｈ）が
入力された場合を例にとって以下に説明する。
入力された場合を例にとって以下に説明する。
この場合データビット（Ｄｏ 、Ｄ＝ 、Ｄｌ 、Ｄ３
、Ｄ、）は（０，１，０，０，０）となる。Ｄ４が０で
あることから、この値がそのまま制御入力端子に人力さ
れることになる非反転バッファ２０１．２０２．２０３
．２０４はカットされた状態になる。これに対し、反転
バッファ２０５．２０８と非反転バッファ２０６．２０
７には、Ｄ、が反転された値、すなわち１が制御人力と
して人力されるので変換値としてはこれらバッファ２０
５．２０６．２０７．２０８の出力値が出力されること
になる。
、Ｄ、）は（０，１，０，０，０）となる。Ｄ４が０で
あることから、この値がそのまま制御入力端子に人力さ
れることになる非反転バッファ２０１．２０２．２０３
．２０４はカットされた状態になる。これに対し、反転
バッファ２０５．２０８と非反転バッファ２０６．２０
７には、Ｄ、が反転された値、すなわち１が制御人力と
して人力されるので変換値としてはこれらバッファ２０
５．２０６．２０７．２０８の出力値が出力されること
になる。
Ｄ３が０であることから、このＤ３が人力される反転バ
ッファ２０５の出力は１となる。同様に、Ｄ、が直接人
力される反転バッファ２０８は、今の場合Ｄ０が１であ
るから０を出力する。ＡＮＤゲ−）２１１にはり。とＤ
ｌ 、すなわち１と０が人力されるから０が出力されて
ＯＲゲート２１０に人力される。このＯＲゲート２１０
のもう一方の人力はＤｌでやはり０であるから、ＯＲゲ
ート２１０からは０が出力される。従って、ＯＲゲート
２１０の出力が人力される非反転バッファ２０６からは
０が出力される。ＸＯＲゲート２１２にはり。とＤｌが
人力される。値はそれぞれ１．０であるから、このＸＯ
Ｒゲート２１２の出力はｌとなる。この出力が非反転ゲ
ート２０７に人力されるため、出力は１となる。以上よ
り、変換された結果は上位ビットから１．０．１．０と
なる。
ッファ２０５の出力は１となる。同様に、Ｄ、が直接人
力される反転バッファ２０８は、今の場合Ｄ０が１であ
るから０を出力する。ＡＮＤゲ−）２１１にはり。とＤ
ｌ 、すなわち１と０が人力されるから０が出力されて
ＯＲゲート２１０に人力される。このＯＲゲート２１０
のもう一方の人力はＤｌでやはり０であるから、ＯＲゲ
ート２１０からは０が出力される。従って、ＯＲゲート
２１０の出力が人力される非反転バッファ２０６からは
０が出力される。ＸＯＲゲート２１２にはり。とＤｌが
人力される。値はそれぞれ１．０であるから、このＸＯ
Ｒゲート２１２の出力はｌとなる。この出力が非反転ゲ
ート２０７に人力されるため、出力は１となる。以上よ
り、変換された結果は上位ビットから１．０．１．０と
なる。
第２図に示した変換回路１１１ａに人力されたデータ２
（４１Ｈ）は、バイナリ形式の上位データとしてｌ０
ＩＯＢ（ＯＡＨ）に再変換されることがわかった。第４
図（１１）かられかるように、データ２の位置でのリー
ド信号に同期して、タイミング発生器１１８ａからのイ
ネーブル信号Ｅ。ｕｔｌがロウとなる。
（４１Ｈ）は、バイナリ形式の上位データとしてｌ０
ＩＯＢ（ＯＡＨ）に再変換されることがわかった。第４
図（１１）かられかるように、データ２の位置でのリー
ド信号に同期して、タイミング発生器１１８ａからのイ
ネーブル信号Ｅ。ｕｔｌがロウとなる。
このためデータ保持用ラッチ１１５ａがディスエーブル
になり再変換されたデータ１０１０Ｂ （ＯＡＨ）がラ
ッチされるっ データ２に続し）て、データ３（４２Ｈ）が上に述べた
と同様の動作でレジスタ１１３ａに記憶される。
になり再変換されたデータ１０１０Ｂ （ＯＡＨ）がラ
ッチされるっ データ２に続し）て、データ３（４２Ｈ）が上に述べた
と同様の動作でレジスタ１１３ａに記憶される。
このレジスタ１１３ａに記憶されたデータ３は変換回路
１１１ａに送られ、データ２の場合と同様にして、ＡＳ
ＣＩＩコードからバイナリ形式に変換される。
１１１ａに送られ、データ２の場合と同様にして、ＡＳ
ＣＩＩコードからバイナリ形式に変換される。
すなわち、データ３はバイナリ形式の下位データとして
ｌ０ＩＩＢ（ＯＢＨ）に再変換される。第４図（１２）
かられかるように、データ３の位置でのリード信号に同
期して、タイミング発生器１１８ａからのイネーブル信
号Ｅ。ｕｔ２がロウとなる。このためデータ保持用ラッ
チ１１５ｂがディスエーブルになり再変換されたデータ
ｌ０ＩＩＢ（ＯＢＨ）がラッチされる。
ｌ０ＩＩＢ（ＯＢＨ）に再変換される。第４図（１２）
かられかるように、データ３の位置でのリード信号に同
期して、タイミング発生器１１８ａからのイネーブル信
号Ｅ。ｕｔ２がロウとなる。このためデータ保持用ラッ
チ１１５ｂがディスエーブルになり再変換されたデータ
ｌ０ＩＩＢ（ＯＢＨ）がラッチされる。
以上の動作が終了するとＤＭＡコントローラ１１は、中
央処理装置１４に向けて第４図（２）に示すホールドリ
クエスト（ＨＲＱ）信号を送る。中央処理装置１４から
は、第４図（３）かられかるようにホールドアクノリッ
ジ（ＨＬＤＡ）信号がＤ Ｍ Ａコントローラ１１に送
り返される。ＤＭＡコントローラ１１からは今度は記憶
装置１３に向けて第４図（９）に示すライト信号ＷＲが
送られる。これと同期してタイミング発生器１１８ａか
らはライト信号ＷＲＩが発生し、データ用バッファ１１
６ａ、 １１６ｂが出力許可される。従ってデータ保持
用ラッチ１１５ａ、 １１５ｂにラッチされていた上位
データ（ＯＡＨ）、下位データ（ＯＢＨ）は、バイナリ
形式の１０１０１０１１ （ＯＡＢＨ）として、記憶
装置１３に書き込まれる。アドレスは、ＤＭＡコントロ
ーラ１１内の記憶装置用アドレスカウンタ１１２ｂに設
定されていて、内部アドレスバス１５を介して指定され
る。書き込みが終了すると記憶装置１３は、第４図（７
）に示すメモリデータアクノリッジ信号ＭＤＡＣＫをＤ
ＭＡコントローラ１１に送り返す。以上で一連の動作が
終了する。
央処理装置１４に向けて第４図（２）に示すホールドリ
クエスト（ＨＲＱ）信号を送る。中央処理装置１４から
は、第４図（３）かられかるようにホールドアクノリッ
ジ（ＨＬＤＡ）信号がＤ Ｍ Ａコントローラ１１に送
り返される。ＤＭＡコントローラ１１からは今度は記憶
装置１３に向けて第４図（９）に示すライト信号ＷＲが
送られる。これと同期してタイミング発生器１１８ａか
らはライト信号ＷＲＩが発生し、データ用バッファ１１
６ａ、 １１６ｂが出力許可される。従ってデータ保持
用ラッチ１１５ａ、 １１５ｂにラッチされていた上位
データ（ＯＡＨ）、下位データ（ＯＢＨ）は、バイナリ
形式の１０１０１０１１ （ＯＡＢＨ）として、記憶
装置１３に書き込まれる。アドレスは、ＤＭＡコントロ
ーラ１１内の記憶装置用アドレスカウンタ１１２ｂに設
定されていて、内部アドレスバス１５を介して指定され
る。書き込みが終了すると記憶装置１３は、第４図（７
）に示すメモリデータアクノリッジ信号ＭＤＡＣＫをＤ
ＭＡコントローラ１１に送り返す。以上で一連の動作が
終了する。
次に、データ比較器１１４ａからイネーブル信号Ｅ ｉ
ｎが発生しない場合の説明を行なう。この場合はＤＭ
Ａコントローラ１１がデータを変換することはない。Ｄ
ＭＡコントローラ１１はホールドリクエスト信号ＨＲＱ
を中央処理袋２１４に送る。すると中央処理装置１４か
らはホールドアクノリッジ信号ＨＬＤＡがＤＭＡコント
ローラ１１に送り返される。ＤＭＡコントローラ１１は
今度はライト信号ＷＲを記憶装置１３に送る。このとき
タイミング発生器１１８ａからはライト信号ＷＲ２が発
生してデータ用バッファ１１６Ｃが出力許可される。従
って、データはそのままの形で記憶装置１３に書き込ま
れる。アドレスは、ＤＭＡコントローラ内の記憶装置用
アドレスカウンタ１１２ｂに設定されていて、内部アド
レスバス１５を介して指定される。書き込みが終了する
と記憶装置１３はメモリデータアクノリッジ信号ＭＤＡ
ＣＫをＤＭＡコントローラ１１に送り返し、一連の動作
が終了する。
ｎが発生しない場合の説明を行なう。この場合はＤＭ
Ａコントローラ１１がデータを変換することはない。Ｄ
ＭＡコントローラ１１はホールドリクエスト信号ＨＲＱ
を中央処理袋２１４に送る。すると中央処理装置１４か
らはホールドアクノリッジ信号ＨＬＤＡがＤＭＡコント
ローラ１１に送り返される。ＤＭＡコントローラ１１は
今度はライト信号ＷＲを記憶装置１３に送る。このとき
タイミング発生器１１８ａからはライト信号ＷＲ２が発
生してデータ用バッファ１１６Ｃが出力許可される。従
って、データはそのままの形で記憶装置１３に書き込ま
れる。アドレスは、ＤＭＡコントローラ内の記憶装置用
アドレスカウンタ１１２ｂに設定されていて、内部アド
レスバス１５を介して指定される。書き込みが終了する
と記憶装置１３はメモリデータアクノリッジ信号ＭＤＡ
ＣＫをＤＭＡコントローラ１１に送り返し、一連の動作
が終了する。
ＤＭＡコントローラ１１内にはブータカランク１１９ａ
ト信号ＷＲＩまたはＷＲ２のタイミングによりデータ数
のカウントを行なう。条件が満たされた段階で割込発生
器１１７ａに信号を送り出す。この割込発生器１１７ａ
はデータカウンタ１１９ａからの信号またはターミナル
カウント信号ＴＣを受けた場合に中央処理装置１４に向
けて割込信号ＩＮＴを送り出す。
ト信号ＷＲＩまたはＷＲ２のタイミングによりデータ数
のカウントを行なう。条件が満たされた段階で割込発生
器１１７ａに信号を送り出す。この割込発生器１１７ａ
はデータカウンタ１１９ａからの信号またはターミナル
カウント信号ＴＣを受けた場合に中央処理装置１４に向
けて割込信号ＩＮＴを送り出す。
以上でデータ転送が終了する。
発胡の効果
以上詳しく説明したように、本発明のＤ Ｍ Ａコント
ローラには、ＡＳＣＩＩコードで表わされたデータをバ
イナリ形式°に変換する回路が設けである。このため、
ＡＳＣＩＩコードをバイナリ形式に変換するためのソフ
トウェアが必要なくなるので処理速度が向上するという
効果がある。
ローラには、ＡＳＣＩＩコードで表わされたデータをバ
イナリ形式°に変換する回路が設けである。このため、
ＡＳＣＩＩコードをバイナリ形式に変換するためのソフ
トウェアが必要なくなるので処理速度が向上するという
効果がある。
また、記憶装置の記憶領域を有効に使用できるという効
果もある。
果もある。
第１図は、本発明のＤＭＡコントローラを備える情報処
理装置の一実施例のブロック図、第２図は、本発明のＤ
ＭＡコントローラ内に設けられたデータ変換回路の実施
例、 第３図は、データ構造を示す図、 第４図は、第１図に示した情報処理装置のタイミングを
示すタイミング図である。 （主な参照番号） ｌ、２・・情報処理装置 １１・・ＤＭＡコントローラ １２・・人出カ装置１３
・・記憶装置 １４・・中央処理装置１５・・内部
アドレスバス １６・・内部データバス１１１ａ・・変
換回路 １１２ａ、 １１２ｂ・・アドレスカウンタ１１３ａ、
１１３ｂ・・レジスタ１１４ａ・・比較器！１５ａ、
１１５ｂ ・・ラッチ １１６ａ１１１６ｂｓ １１６ｃ ・・ハフ ７７１１
７ａ・・割込発生器 １１８ａ・・タイミング発生器
１１９ａ・・データカウンタ ２旧、２０２．２０３．２０４．２０６．２０？・・非
反転バッファ２０５．２（ｌ（・・反転バッファ データ１ テ゛−夕２ デ！り３ デゝり４ 第３図
理装置の一実施例のブロック図、第２図は、本発明のＤ
ＭＡコントローラ内に設けられたデータ変換回路の実施
例、 第３図は、データ構造を示す図、 第４図は、第１図に示した情報処理装置のタイミングを
示すタイミング図である。 （主な参照番号） ｌ、２・・情報処理装置 １１・・ＤＭＡコントローラ １２・・人出カ装置１３
・・記憶装置 １４・・中央処理装置１５・・内部
アドレスバス １６・・内部データバス１１１ａ・・変
換回路 １１２ａ、 １１２ｂ・・アドレスカウンタ１１３ａ、
１１３ｂ・・レジスタ１１４ａ・・比較器！１５ａ、
１１５ｂ ・・ラッチ １１６ａ１１１６ｂｓ １１６ｃ ・・ハフ ７７１１
７ａ・・割込発生器 １１８ａ・・タイミング発生器
１１９ａ・・データカウンタ ２旧、２０２．２０３．２０４．２０６．２０？・・非
反転バッファ２０５．２（ｌ（・・反転バッファ データ１ テ゛−夕２ デ！り３ デゝり４ 第３図
Claims (1)
- バイナリ形式のデータ転送を行なう情報処理装置内に設
けられたＤＭＡコントローラであって、該ＤＭＡコント
ローラは、比較の基準となるデータを記憶する第１のレ
ジスタと、転送されるデータを順番に記憶する第２のレ
ジスタと、第１、第２のレジスタの記憶内容を比較する
比較器と、第１のレジスタと第２のレジスタの記録内容
を比較して一致している場合には第２のレジスタの内容
をＡＳＣＩＩコードからバイナリ形式に変換する変換回
路と、該変換回路の出力データを保持するラッチと、該
ラッチの出力を一時記憶させるバッファと、第１のレジ
スタと第２のレジスタの記憶内容を比較して一致してい
ない場合には第２のレジスタのデータ内容をそのまま一
時記憶させるバッファとを備えることを特徴とするＤＭ
Ａコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16300786A JPS6318452A (ja) | 1986-07-10 | 1986-07-10 | Ｄｍａコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16300786A JPS6318452A (ja) | 1986-07-10 | 1986-07-10 | Ｄｍａコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6318452A true JPS6318452A (ja) | 1988-01-26 |
Family
ID=15765423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16300786A Pending JPS6318452A (ja) | 1986-07-10 | 1986-07-10 | Ｄｍａコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6318452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102193886A (zh) * | 2010-03-05 | 2011-09-21 | Lsi公司 | 能够进行并发数据操纵的dma引擎 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118148A (en) * | 1980-02-25 | 1981-09-17 | Toshiba Corp | Control system for input and output |
-
1986
- 1986-07-10 JP JP16300786A patent/JPS6318452A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118148A (en) * | 1980-02-25 | 1981-09-17 | Toshiba Corp | Control system for input and output |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102193886A (zh) * | 2010-03-05 | 2011-09-21 | Lsi公司 | 能够进行并发数据操纵的dma引擎 |
| JP2011187039A (ja) * | 2010-03-05 | 2011-09-22 | Lsi Corp | 同時データ操作が可能なｄｍａエンジン |
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