JPS63228754A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63228754A JPS63228754A JP62062941A JP6294187A JPS63228754A JP S63228754 A JPS63228754 A JP S63228754A JP 62062941 A JP62062941 A JP 62062941A JP 6294187 A JP6294187 A JP 6294187A JP S63228754 A JPS63228754 A JP S63228754A
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- forming
- thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速、低消費電力の特性を有する半導体装置の
製造方法に関する。
製造方法に関する。
従来の技術
バイポーラ型トランジスタにおいて、高速、低消費電力
化を実現するために、パターンの微細化ならびに接合容
量の低減をはかる必要がある。そこで、従来では廖結晶
シリコン膜（Ｐｏ１ｙＳｉ膜）でベース引出し電極を形
成することによって、パターンの微細化ならびに接合容
量の低減の検討がなされている。例えば「トランジスタ
エレクトロ７ デバイ、１． Ｊ ＶＯＬ、 ＥＤ
−２９，４４、１９８２年米国電気電子技術者協会発行
（ＩＥＥＥ（Ｔｒａｎｓ。
化を実現するために、パターンの微細化ならびに接合容
量の低減をはかる必要がある。そこで、従来では廖結晶
シリコン膜（Ｐｏ１ｙＳｉ膜）でベース引出し電極を形
成することによって、パターンの微細化ならびに接合容
量の低減の検討がなされている。例えば「トランジスタ
エレクトロ７ デバイ、１． Ｊ ＶＯＬ、 ＥＤ
−２９，４４、１９８２年米国電気電子技術者協会発行
（ＩＥＥＥ（Ｔｒａｎｓ。
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ ） ｖｏｌ、 ＥＤ
−２９、ｇ４ 。
−２９、ｇ４ 。
１９８２］では、第２図Ａ、Ｆに示す製造工程でペース
引き出し電極となるボロンドープＰｏ１ｙ Ｓｉ膜１３
及びグラフトベース拡散層１４の形成を行っている。第
２図において、１はｐ型Ｓｔ基板、２゜１６はｎ＋拡散
層、１４はｐ＋拡散層、３はｎエピタキシャル層、４，
８，９．１１はＳｉＯ２膜、５．７．１０は５１３Ｎ４
膜、６，１３はホロントープＰｏ１ｙＳｉ膜、１２はノ
ンドープＰｏ１ｙＳｉ膜、１６はＡｌである。
引き出し電極となるボロンドープＰｏ１ｙ Ｓｉ膜１３
及びグラフトベース拡散層１４の形成を行っている。第
２図において、１はｐ型Ｓｔ基板、２゜１６はｎ＋拡散
層、１４はｐ＋拡散層、３はｎエピタキシャル層、４，
８，９．１１はＳｉＯ２膜、５．７．１０は５１３Ｎ４
膜、６，１３はホロントープＰｏ１ｙＳｉ膜、１２はノ
ンドープＰｏ１ｙＳｉ膜、１６はＡｌである。
発明が解決しようとする問題点
しかし、第２図に示す従来の製造方法においては、下記
のよう々問題点がある。
のよう々問題点がある。
（１）グラフトベース拡散層１４が深く形成されペース
・コレクタ耐圧が低化するとともに接合容量の低減が困
難である。つまり、トランジスタの活性領域となるｎエ
ピタキシャル層３の側面に接して形成したボロンドープ
Ｐｏ１ｙ ｓｉ膜１３からのボロンの拡散によりグラフ
トベース拡散。
・コレクタ耐圧が低化するとともに接合容量の低減が困
難である。つまり、トランジスタの活性領域となるｎエ
ピタキシャル層３の側面に接して形成したボロンドープ
Ｐｏ１ｙ ｓｉ膜１３からのボロンの拡散によりグラフ
トベース拡散。
層１４を形成するが、分離酸化膜１１側面での不純物の
拡散が速いためグラフトベース拡散層１４が深く形成さ
れてしまい、コレクタ埋込層２との距離が接近するので
、コレクタ争ベース耐圧が低下するとともて接合容量の
低減が困難である。
拡散が速いためグラフトベース拡散層１４が深く形成さ
れてしまい、コレクタ埋込層２との距離が接近するので
、コレクタ争ベース耐圧が低下するとともて接合容量の
低減が困難である。
（２）ベース引出し電極となるボロンドープＰｏ１ｙＳ
ｉ膜１３及びグラフトベース拡散層１４を制御性よく
形成するのが困難である。つまり、分離酸化膜１１を形
成した後、Ｐｏ１ｙＳｔ膜１２を形成し、次にこのＰｏ
１ｙＳｉ膜１２をエンチングしてベース引出し電極とな
るＰｏ１ｙＳｉ膜１３を形成するので、この時のエツチ
ング量によってペース引き出し電極となるボロンドープ
Ｐｏ１ｙＳｉ ［１３の膜厚が決まり、ｎエピタキシャ
ル層３に接するこの不純物の拡散源となるボロンドープ
Ｐｏ１ｙＳｉ膜１３の膜厚がこのＰｏ１ｙＳｉ膜からの
ボロンの拡散によって形成されるグラフトベース領域１
４の太さに関係する。従って、Ｐｏ１ｙＳｉ膜１２のエ
ツチング量によって、残存するベース引出し電極となる
ボロンドープＰｏ１ｙＳｉ膜１３の膜厚を制御するので
、ベース引出し電極及びグラフト・ペース拡散層を制御
性よく形成するのが困難となる。エツチング量が多い場
合、ベース引出し電極となるボロンドープＰｏ１ｙＳｉ
膜１３が薄くなり、抵抗が高くなる。逆にエツチング量
が少ない場合には、グラフトベース領域が大きくなる。
ｉ膜１３及びグラフトベース拡散層１４を制御性よく
形成するのが困難である。つまり、分離酸化膜１１を形
成した後、Ｐｏ１ｙＳｔ膜１２を形成し、次にこのＰｏ
１ｙＳｉ膜１２をエンチングしてベース引出し電極とな
るＰｏ１ｙＳｉ膜１３を形成するので、この時のエツチ
ング量によってペース引き出し電極となるボロンドープ
Ｐｏ１ｙＳｉ ［１３の膜厚が決まり、ｎエピタキシャ
ル層３に接するこの不純物の拡散源となるボロンドープ
Ｐｏ１ｙＳｉ膜１３の膜厚がこのＰｏ１ｙＳｉ膜からの
ボロンの拡散によって形成されるグラフトベース領域１
４の太さに関係する。従って、Ｐｏ１ｙＳｉ膜１２のエ
ツチング量によって、残存するベース引出し電極となる
ボロンドープＰｏ１ｙＳｉ膜１３の膜厚を制御するので
、ベース引出し電極及びグラフト・ペース拡散層を制御
性よく形成するのが困難となる。エツチング量が多い場
合、ベース引出し電極となるボロンドープＰｏ１ｙＳｉ
膜１３が薄くなり、抵抗が高くなる。逆にエツチング量
が少ない場合には、グラフトベース領域が大きくなる。
本発明は、このような従来の問題に鑑み、これらの問題
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。
を解決した高速、低消費電力の特性を有する半導体装置
の製造方法を提供することを目的とする。
問題点を解決するための手段
本発明の半導体装置の製造方法は、第１導電型の半導体
基板の一主面上に第１の酸化膜を形成する工程と、前記
薄膜上に第２の酸化防止膜を形成する工程と、前記鏡化
防止膜上に第３の薄膜パターンを形成する工程と、との
ｍ３の薄膜パターンをマスクにして前記第２の酸化防止
膜及び第１の酸化膜をエツチングする工程と、全面に第
４のマスク材薄膜を形成する工程と、前記第３の薄膜パ
ターンの側面に前記第４の薄膜パターンを残置させる工
程と、前記第３の薄膜パターン及び側面の第４の薄膜パ
ターンをマスクにして前記半導体基板をエツチングする
工程と、選択酸化により薄い第５の酸化膜を形成する工
程と、全面に第６の酸化防止膜を形成する工程と、前記
エツチングされた半導体基板の側面に前記第６の酸化防
止膜パターンを残置させる工程と、選択酸化により第７
の酸化膜を形成する工程と、前記第４のマスク材薄膜及
び前記第６の情化防止膜をエツチングする工程と、前記
薄い第５の酸化膜をエツチングして開口を形成する工程
と、前記開口に接続した不純物の拡散源となる導電材膜
パターンを形成する工程と、前記開口から前記拡散源と
なる導電材膜を通じて第２導電型の半導体領域を形成す
る工程とを有する。
基板の一主面上に第１の酸化膜を形成する工程と、前記
薄膜上に第２の酸化防止膜を形成する工程と、前記鏡化
防止膜上に第３の薄膜パターンを形成する工程と、との
ｍ３の薄膜パターンをマスクにして前記第２の酸化防止
膜及び第１の酸化膜をエツチングする工程と、全面に第
４のマスク材薄膜を形成する工程と、前記第３の薄膜パ
ターンの側面に前記第４の薄膜パターンを残置させる工
程と、前記第３の薄膜パターン及び側面の第４の薄膜パ
ターンをマスクにして前記半導体基板をエツチングする
工程と、選択酸化により薄い第５の酸化膜を形成する工
程と、全面に第６の酸化防止膜を形成する工程と、前記
エツチングされた半導体基板の側面に前記第６の酸化防
止膜パターンを残置させる工程と、選択酸化により第７
の酸化膜を形成する工程と、前記第４のマスク材薄膜及
び前記第６の情化防止膜をエツチングする工程と、前記
薄い第５の酸化膜をエツチングして開口を形成する工程
と、前記開口に接続した不純物の拡散源となる導電材膜
パターンを形成する工程と、前記開口から前記拡散源と
なる導電材膜を通じて第２導電型の半導体領域を形成す
る工程とを有する。
作 用
本発明は上記構成により、例えばバイポーラトランジス
タに適用した場合、次のように作用する。
タに適用した場合、次のように作用する。
（１）エミッタ領域と分離領域との間に残存する第４の
薄膜及びこの第４の薄膜下の薄い第５の酸化膜をエツチ
ングして開口を形成した後、この開口に接続した不純物
の拡散源となる導電材膜パターンを形成することによっ
て、この接続部の面積が前記第４の薄膜の膜厚によシ制
御できるので、同接続部を自己整合的に制御性よく微細
に形成することができる。
薄膜及びこの第４の薄膜下の薄い第５の酸化膜をエツチ
ングして開口を形成した後、この開口に接続した不純物
の拡散源となる導電材膜パターンを形成することによっ
て、この接続部の面積が前記第４の薄膜の膜厚によシ制
御できるので、同接続部を自己整合的に制御性よく微細
に形成することができる。
（２） 第４の薄膜及びその下の第６の酸化膜をエツ
チングして微細に形成した開口から、不純物の拡散源と
なる導電材膜を通じてクラフトベース領域となる第２導
電型の半導体領域を形成することによって、グラフトベ
ース領域を微細に形成できるので、コレクタ拳ベース逆
方向耐圧を高くすることができ、接合容量の低減がはか
れる。また、開口部の面積は導電材膜の膜厚に依存しな
いので、ペース引出し電極となるこの導電材膜を厚く形
成することができるので、ペース引出し電極の抵抗を低
減できる。
チングして微細に形成した開口から、不純物の拡散源と
なる導電材膜を通じてクラフトベース領域となる第２導
電型の半導体領域を形成することによって、グラフトベ
ース領域を微細に形成できるので、コレクタ拳ベース逆
方向耐圧を高くすることができ、接合容量の低減がはか
れる。また、開口部の面積は導電材膜の膜厚に依存しな
いので、ペース引出し電極となるこの導電材膜を厚く形
成することができるので、ペース引出し電極の抵抗を低
減できる。
（３）第３の薄膜パターン及び第４の薄膜をマスク１だ
して第１導電型の半導体基板をエツチングした後、選択
酸化により分離酸化膜となる第７の酸化膜を形成するこ
とにより、トランジスタの活性領域及び素子間分離領域
を山王整合的に形成することができる。
して第１導電型の半導体基板をエツチングした後、選択
酸化により分離酸化膜となる第７の酸化膜を形成するこ
とにより、トランジスタの活性領域及び素子間分離領域
を山王整合的に形成することができる。
（４）分離領域の第１導電型の半導体基板をエツチング
した後、その側面に第６の酸化防止膜を形成することに
よって、選択酸化により第７の酸化膜を形成する工程に
おいて発生するバーズ・ピーク及びバーズ・ヘッドを抑
制することができる。
した後、その側面に第６の酸化防止膜を形成することに
よって、選択酸化により第７の酸化膜を形成する工程に
おいて発生するバーズ・ピーク及びバーズ・ヘッドを抑
制することができる。
実施例
以下本発明の製造方法を具体例に基づいて説明する。
第１図Ａ−Ｎは本発明の実施例の製造工程を示す。第１
図はＮＰＮ形バイポーラトランジスタの場合であって、
まず、工程Ａのように、ｎ＋拡散層１０２及びｎエピタ
キシャル層１０４の形成された半導体基板としてのｐ形
Ｓｉ基板１００上に第１′の酸化膜としての８１０２膜
１０６を形成し、次に第２の酸化防止膜としてのＳ １
３ Ｎ ４膜１０８を形成する。その後、第３の薄膜パ
ターンとしてのＣＶＤ−８ｉｎ２膜パターン１１０を形
成する。
図はＮＰＮ形バイポーラトランジスタの場合であって、
まず、工程Ａのように、ｎ＋拡散層１０２及びｎエピタ
キシャル層１０４の形成された半導体基板としてのｐ形
Ｓｉ基板１００上に第１′の酸化膜としての８１０２膜
１０６を形成し、次に第２の酸化防止膜としてのＳ １
３ Ｎ ４膜１０８を形成する。その後、第３の薄膜パ
ターンとしてのＣＶＤ−８ｉｎ２膜パターン１１０を形
成する。
そして、この第３の薄膜パターンをマスクにしてＳ １
ａ Ｎ４膜１０８をエツチングし、次ニ５１ｏ２膜１
０８をエツチングする。この時、ＣＶ Ｄ Ｓ １０
２噂１１０はＳ １０２膜１０６に比べて十分厚いもの
とする。
ａ Ｎ４膜１０８をエツチングし、次ニ５１ｏ２膜１
０８をエツチングする。この時、ＣＶ Ｄ Ｓ １０
２噂１１０はＳ １０２膜１０６に比べて十分厚いもの
とする。
次に、全面に第４のマスク材薄膜としてのＳｉ３Ｎ４膜
１１１を形成し、その後工程Ｂのように、このＳ ｌ
ｓ Ｎ ４膜１１１を異方性エツチングで除去する。
１１１を形成し、その後工程Ｂのように、このＳ ｌ
ｓ Ｎ ４膜１１１を異方性エツチングで除去する。
次に、工程Ｃのように第３の薄膜パターン１１０及び第
４の薄膜をマスクにしてｎエピタキシャル層１０４をエ
ツチングする。
４の薄膜をマスクにしてｎエピタキシャル層１０４をエ
ツチングする。
次に１選択酸化により薄い第５の酸化膜としての８１０
２膜１１２を形成した後、全面に第６の酸化防止膜とし
てのＳｉ３Ｎ４膜１１４を形成する。
２膜１１２を形成した後、全面に第６の酸化防止膜とし
てのＳｉ３Ｎ４膜１１４を形成する。
その後工程りのように、この５Ｌ３Ｎ４膜１１４を異方
性エツチングで除去する。
性エツチングで除去する。
次に、工程Ｅのように、選択酸化により第７の酸化膜と
してのＳ ｓ Ｏ２膜１１６を形成した後、第４のマス
ク材薄膜としての５１３Ｎ４膜１１１及び第６の酸化防
止膜としてのＳｉ３Ｎ４膜１１４を除去する。この５Ｉ
Ｏ２膜１１６が素子間分離絶縁膜となる。
してのＳ ｓ Ｏ２膜１１６を形成した後、第４のマス
ク材薄膜としての５１３Ｎ４膜１１１及び第６の酸化防
止膜としてのＳｉ３Ｎ４膜１１４を除去する。この５Ｉ
Ｏ２膜１１６が素子間分離絶縁膜となる。
次に、工程Ｆのように、５ｌｏ２膜１１２及び１１６を
異方性エツチングし、ペース引出し電極とｎエピタキシ
ャル層１０４の接合部を露出させる。この時、この接合
部の面積は第４のマスク材薄膜としてのＳｉ３Ｎ４膜１
１１の膜厚により決まる。
異方性エツチングし、ペース引出し電極とｎエピタキシ
ャル層１０４の接合部を露出させる。この時、この接合
部の面積は第４のマスク材薄膜としてのＳｉ３Ｎ４膜１
１１の膜厚により決まる。
次に、工程Ｇのように全面に不純物拡散源となる導電材
膜としてのＰｏ１ｙＳｉ膜１１８を形成する。
膜としてのＰｏ１ｙＳｉ膜１１８を形成する。
その後、第３の薄膜パターン１１０上以外の領域にエツ
チングマスク材としてのレジスト膜１２０を形成し、こ
のレジスト膜１２０をマスクにして第３の薄膜パターン
１１ｏ上のＰｏ１ｙＳｉ膜１１８をエツチング除去する
。
チングマスク材としてのレジスト膜１２０を形成し、こ
のレジスト膜１２０をマスクにして第３の薄膜パターン
１１ｏ上のＰｏ１ｙＳｉ膜１１８をエツチング除去する
。
次に、レジスト膜１２０を除去した後、グラフトベース
拡散層を形成するためのボロン注入をＰｏ１ｙＳｉ膜１
１８中に行う。その後、工程Ｈのように第３の薄膜パタ
ーン１１ｏを除去する。
拡散層を形成するためのボロン注入をＰｏ１ｙＳｉ膜１
１８中に行う。その後、工程Ｈのように第３の薄膜パタ
ーン１１ｏを除去する。
次に、工程工のように、コレクタ領域のＳ ｌ ３”４
膜１０８及びＳｔ○２膜１０６を除去した後、Ｐｏ１ｙ
Ｓｉ 膜１１８及びコレクタ領域のｎエピタキシャル層
１０４を同時にエツチングしてベース引出し電極となる
Ｐｏ１ｙＳｉ膜パターン１２１を形成する。
膜１０８及びＳｔ○２膜１０６を除去した後、Ｐｏ１ｙ
Ｓｉ 膜１１８及びコレクタ領域のｎエピタキシャル層
１０４を同時にエツチングしてベース引出し電極となる
Ｐｏ１ｙＳｉ膜パターン１２１を形成する。
次に、工ａＪのようにＳｉ３Ｎ４膜１０８をマスクにし
て選択酸化を行ってＳ ！０２膜１２２及び１２４を形
成する。また、この酸化による熱処理ニヨって、Ｐｏ１
ｙＳｉ膜パターン１２１中のボロンがｎエピタキシャル
層１０４中に拡散し、グラフトベース拡散層であるｐ＋
拡散Ｎ１１２６が形成される。その後、エミッタ領域の
５１３Ｎ４膜１０８及びＳ １０２膜１０８を除去する
。
て選択酸化を行ってＳ ！０２膜１２２及び１２４を形
成する。また、この酸化による熱処理ニヨって、Ｐｏ１
ｙＳｉ膜パターン１２１中のボロンがｎエピタキシャル
層１０４中に拡散し、グラフトベース拡散層であるｐ＋
拡散Ｎ１１２６が形成される。その後、エミッタ領域の
５１３Ｎ４膜１０８及びＳ １０２膜１０８を除去する
。
次に、コレクタ領域の５ｘＯ２膜１２２を除去した後、
リンイオン注入を行い、工程にのようにコレクタ拡散層
となるｎ＋拡散層１２８を形成する。
リンイオン注入を行い、工程にのようにコレクタ拡散層
となるｎ＋拡散層１２８を形成する。
次に、工ＮＬのように、ボロンイオン注入を行い活性ベ
ース拡散層となるｐ拡散層１３０を形成した後、砒素イ
オン注入を行いエミッタ拡散層となるｎ＋拡散層１３２
を形成する。
ース拡散層となるｐ拡散層１３０を形成した後、砒素イ
オン注入を行いエミッタ拡散層となるｎ＋拡散層１３２
を形成する。
次に、ＳｉＯ２膜１２４をエツチングして、工程Ｍのよ
うに、ベースコンタクト窓１３４を形成する。
うに、ベースコンタクト窓１３４を形成する。
次に、金属配線としてのＡｔ配線１３６を行えば、工程
ＮのようにＮＰＮ形バイポーラトランジスタが得られる
。
ＮのようにＮＰＮ形バイポーラトランジスタが得られる
。
上記工程において、Ｓ Ｌ ａ Ｎ ４膜１１１の膜厚
によりボロン注入をしたＰｏ１ｙＳｉ膜パターン１２１
とｎエピタキシャル層１０４の接合面積が決まるので、
Ｓ ｉ３Ｎ４膜１１１の膜厚を適当に選ぶことにより、
微細なグラフトベース領域を自己整合的に制御性よく形
成することができ、ベース・コレクタ逆方向耐圧を高く
することができるとともに、接合容量を低減できる。
によりボロン注入をしたＰｏ１ｙＳｉ膜パターン１２１
とｎエピタキシャル層１０４の接合面積が決まるので、
Ｓ ｉ３Ｎ４膜１１１の膜厚を適当に選ぶことにより、
微細なグラフトベース領域を自己整合的に制御性よく形
成することができ、ベース・コレクタ逆方向耐圧を高く
することができるとともに、接合容量を低減できる。
なお、上記実施例においてＮＰＮ形バイポーラトランジ
スタを用いて説明したが、ＰＮＰ形バイポーラトランジ
スタも同様な方法で得ることができ、また場合によって
はＭＯＳ−ＦＥＴ等のデバイスにも適用することが可能
である。
スタを用いて説明したが、ＰＮＰ形バイポーラトランジ
スタも同様な方法で得ることができ、また場合によって
はＭＯＳ−ＦＥＴ等のデバイスにも適用することが可能
である。
発明の効果
以上述べてきたように本発明の半導体装置の製造方法に
よれば、次のような効果が得られる。
よれば、次のような効果が得られる。
凸形の役差形状の活性トランジスタの周辺の上方コーナ
部に制御性よく微細な開口を自己整合的に形成でき、し
かも、この開口からトランジスタ部を構咬する微細な半
導体領域を形成できる。
部に制御性よく微細な開口を自己整合的に形成でき、し
かも、この開口からトランジスタ部を構咬する微細な半
導体領域を形成できる。
以上のように、本発明は微細化によって接合容量及び寄
生素子の低減がはかられ、バイポーラトランジスタ等の
デバイスの高速、低消費電力化に大きく寄与するもので
ある。
生素子の低減がはかられ、バイポーラトランジスタ等の
デバイスの高速、低消費電力化に大きく寄与するもので
ある。
第１図は本発明の実施例における半導体装置の製造方法
を説明するだめの工程断面図、第２図は従来のＮＰＮ形
バイポーラトランジスタの製造方法を説明するだめの工
程断面図である。 １０Ｓ 、 １１２ 、１１ ｅ＝・、・５ｔＯ２膜、
１０８゜１１４・・・・・・Ｓｉ３Ｎ４膜（酸化防止膜
）、１１０・・・、・・ＣＶ Ｄ −Ｓ ｉ○２＠パタ
ーン（第３の薄膜パターン）、１１１・・・・・・５１
３Ｎ４膜（マスク材薄膜）、１１８・・・・・Ｐｏ１ｙ
Ｓｉ膜（導電材膜）、１２１・・・・・・Ｐｏ１ｙＳｉ
膜パターン（導電材膜パターン）、１２６・・・・・・
ｐ 拡散層（グラフトベース拡散層）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名蜀−
−−Ｐｖ、５ｉＪＩ！反 ／θ２−−− ｎ＋捧鵡 １０４−−−１１エピタキシ賃）Ｌ４ ｔｔＯ−−−ＣＶＤ−３１０ｚ＊ ／／θ ｔｉ２−−−５ｒＯｚ ＊ （＊（ヒ肪遺 ／〃 ／／６−−− ５ｉ（ｈ表 第１図 暖 ／の ｎＩ−−−Ｐａｌ）／Ｓｉ 表 第 １ 図 １１）−
一一レジ入ト／２１−− 、ｐｏＩ”ｊδ１ｌ ｔ２？、／２４−−−３１０ｚ課 第１図 ７２６− Ｐ＋広゛に（１／２３−
ｍ＝π１広宵（１ ／、３０−−〜ＰＭ３罠１ 第１図 ／３２−ｎ＋劇４ ／Ｉ１７４１ｗ ｋ４−一一ベースコンタクト忽 ／３６−−−Ａ１％己や艮 第１図 ／−−−ｐ’１ｓ１４反 ２−−−ｎ＋躯１隆１ 第２図 ３− ｎｘ−ウ失シ〕し１／４−−
−Ｐ＋仏、冑ν１
を説明するだめの工程断面図、第２図は従来のＮＰＮ形
バイポーラトランジスタの製造方法を説明するだめの工
程断面図である。 １０Ｓ 、 １１２ 、１１ ｅ＝・、・５ｔＯ２膜、
１０８゜１１４・・・・・・Ｓｉ３Ｎ４膜（酸化防止膜
）、１１０・・・、・・ＣＶ Ｄ −Ｓ ｉ○２＠パタ
ーン（第３の薄膜パターン）、１１１・・・・・・５１
３Ｎ４膜（マスク材薄膜）、１１８・・・・・Ｐｏ１ｙ
Ｓｉ膜（導電材膜）、１２１・・・・・・Ｐｏ１ｙＳｉ
膜パターン（導電材膜パターン）、１２６・・・・・・
ｐ 拡散層（グラフトベース拡散層）。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名蜀−
−−Ｐｖ、５ｉＪＩ！反 ／θ２−−− ｎ＋捧鵡 １０４−−−１１エピタキシ賃）Ｌ４ ｔｔＯ−−−ＣＶＤ−３１０ｚ＊ ／／θ ｔｉ２−−−５ｒＯｚ ＊ （＊（ヒ肪遺 ／〃 ／／６−−− ５ｉ（ｈ表 第１図 暖 ／の ｎＩ−−−Ｐａｌ）／Ｓｉ 表 第 １ 図 １１）−
一一レジ入ト／２１−− 、ｐｏＩ”ｊδ１ｌ ｔ２？、／２４−−−３１０ｚ課 第１図 ７２６− Ｐ＋広゛に（１／２３−
ｍ＝π１広宵（１ ／、３０−−〜ＰＭ３罠１ 第１図 ／３２−ｎ＋劇４ ／Ｉ１７４１ｗ ｋ４−一一ベースコンタクト忽 ／３６−−−Ａ１％己や艮 第１図 ／−−−ｐ’１ｓ１４反 ２−−−ｎ＋躯１隆１ 第２図 ３− ｎｘ−ウ失シ〕し１／４−−
−Ｐ＋仏、冑ν１
Claims (1)
- 第１導電型の半導体基板の一主面上に第１の酸化膜を形
成する工程と、前記薄膜上に第２の酸化防止膜を形成す
る工程と、前記酸化防止膜上に第３の薄膜パターンを形
成する工程と、この第３の薄膜パターンをマスクにして
前記第２の酸化防止膜及び第１の酸化膜をエッチングす
る工程と、全面に第４のマスク材薄膜を形成する工程と
、前記第３の薄膜パターンの側面に前記第４の薄膜パタ
ーンを残置させる工程と、前記第３の薄膜パターン及び
側面の第４の薄膜パターンをマスクにして前記半導体基
板をエッチングする工程と、選択酸化により薄い第５の
酸化膜を形成する工程と、全面に第６の酸化防止膜を形
成する工程と、前記エッチングされた半導体基板の側面
に前記第６の酸化防止膜パターンを残置させる工程と、
選択酸化により第７の酸化膜を形成する工程と、前記第
４のマスク材薄膜及び前記第６の酸化防止膜をエッチン
グする工程と、前記薄い第５の酸化膜をエッチングして
開口を形成する工程と、前記開口に接続した不純物の拡
散源となる導電材膜パターンを形成する工程と、前記開
口から前記拡散源となる導電材膜を通じて第２導電型の
半導体領域を形成する工程とを備えた半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062941A JPS63228754A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62062941A JPS63228754A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63228754A true JPS63228754A (ja) | 1988-09-22 |
Family
ID=13214832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62062941A Pending JPS63228754A (ja) | 1987-03-18 | 1987-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63228754A (ja) |
-
1987
- 1987-03-18 JP JP62062941A patent/JPS63228754A/ja active Pending
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