JPS6360554A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS6360554A JPS6360554A JP61204898A JP20489886A JPS6360554A JP S6360554 A JPS6360554 A JP S6360554A JP 61204898 A JP61204898 A JP 61204898A JP 20489886 A JP20489886 A JP 20489886A JP S6360554 A JPS6360554 A JP S6360554A
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- Japan
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- cell
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- Granted
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- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000009825 accumulation Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 14
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高集積化に適した半導体メモリセルに関する。
（従来技術とその問題点）
外周に沿って半導体基板表面に形成した溝内側壁に絶縁
膜を介して配置した電荷蓄積領域と、同じ溝内に電荷蓄
積領域に対して絶縁膜を介して配置したセルプレートと
、溝に囲まれた半導体基板表面に配置したＭＯ５ＦＥｒ
で構成される１トランジスター１キヤパシタ型メモリセ
ルが１９８４年に開催された国際電子素子会９１ （Ｉ
ＥＤＭ ）のアブストラクトＰ、 ２４０〜２４３に中
島蕃等によって’ ＩＶＥＣセル」として提案されてい
る。第２図（ａ）はＩＶＥＣセルのビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。
膜を介して配置した電荷蓄積領域と、同じ溝内に電荷蓄
積領域に対して絶縁膜を介して配置したセルプレートと
、溝に囲まれた半導体基板表面に配置したＭＯ５ＦＥｒ
で構成される１トランジスター１キヤパシタ型メモリセ
ルが１９８４年に開催された国際電子素子会９１ （Ｉ
ＥＤＭ ）のアブストラクトＰ、 ２４０〜２４３に中
島蕃等によって’ ＩＶＥＣセル」として提案されてい
る。第２図（ａ）はＩＶＥＣセルのビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。
ＩＶＥＣセルの電荷蓄積領域は半導体基板１１の表面に
形成した溝内側壁に絶縁膜１９を介して配置した導体Ｊ
ｉ１３で構成されており、セルの外周に沿って一周して
いる。セルプレートは電荷蓄積領域に対して絶縁膜１９
を介して配置した導体届１４で構成されており、一定電
圧が供給されている。第１通電電極を構成するＮ型領域
２３と第２通電電極を構成するＮ型領域２０とワード線
を構成する導体層２５でスイッチング用のＭＯＳＦＥＴ
が構成され、第２通電電極はビット線を構成する導体層
２７に接続され、第２通’を電極は溝内側壁の絶縁膜１
９の一部を除去して電荷蓄積領域に接続されている。
形成した溝内側壁に絶縁膜１９を介して配置した導体Ｊ
ｉ１３で構成されており、セルの外周に沿って一周して
いる。セルプレートは電荷蓄積領域に対して絶縁膜１９
を介して配置した導体届１４で構成されており、一定電
圧が供給されている。第１通電電極を構成するＮ型領域
２３と第２通電電極を構成するＮ型領域２０とワード線
を構成する導体層２５でスイッチング用のＭＯＳＦＥＴ
が構成され、第２通電電極はビット線を構成する導体層
２７に接続され、第２通’を電極は溝内側壁の絶縁膜１
９の一部を除去して電荷蓄積領域に接続されている。
ＩＶＥＣセルの主な特徴は、セル間干渉が生じず、浅い
溝深きで大きなセル容量が得られ、ソフトエラー率が小
さく、素子分離領域が不要であることにある。
溝深きで大きなセル容量が得られ、ソフトエラー率が小
さく、素子分離領域が不要であることにある。
ところが、ＩＶＥＣセルは外周に沿って半導体基板表面
に溝を形成しているために、セル当り１つのビット線コ
ンタクトを形成しなければならず、セル面積の微小化に
対して大きな障害になっている。また電荷蓄積領域を構
成する導体層１３が高電位の場合に、溝側面の半導体界
面が反転状態になりやすい。するとスイッチング用ＭＯ
５ＦＥＴにリーク電流が流れて情報保持特性が悪化して
しまう。
に溝を形成しているために、セル当り１つのビット線コ
ンタクトを形成しなければならず、セル面積の微小化に
対して大きな障害になっている。また電荷蓄積領域を構
成する導体層１３が高電位の場合に、溝側面の半導体界
面が反転状態になりやすい。するとスイッチング用ＭＯ
５ＦＥＴにリーク電流が流れて情報保持特性が悪化して
しまう。
そこで本発明の目的は、このような従来の欠点を除去せ
しめて、セル間干渉が生じず、浅い溝深さで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
コンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
しめて、セル間干渉が生じず、浅い溝深さで大きなセル
容量が得られ、ソフトエラー率が小さく、素子分離領域
が不要であり、しかも２つのセル当たり１つのビット線
コンタクトしか必要とせず、情報保持特性が良好な半導
体メモリセルを提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本発明が提供する半導体
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したＦＥＴとからなり、このＦ
Ｅｒの基板領域が前記半導体基板に電気的に接続され、
ビット線に接続される前記ＦＥＴの一方の通電電極の少
なくとも一部が前記溝の上に位置することを特徴とする
。
メモリセルは、外周に沿って半導体基板表面に形成した
溝内側壁に絶縁膜を介して配置した電荷蓄積領域と、前
記溝内に前記電荷蓄積領域に対して絶縁膜を介して配置
したセルプレートと、半導体基板上または絶縁膜上に成
長させた半導体層に形成したＦＥＴとからなり、このＦ
Ｅｒの基板領域が前記半導体基板に電気的に接続され、
ビット線に接続される前記ＦＥＴの一方の通電電極の少
なくとも一部が前記溝の上に位置することを特徴とする
。
（実施例）
以下本発明の実施例について図面を参照して詳細に説明
する。
する。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディラド・ビット線構成に対応した実施例を示して
いる。
図、同図（ｂ）は同図（ａ）のＡ−Ａ’において切り出
したワード線方向の断面図である。なお第１図にはフォ
ールディラド・ビット線構成に対応した実施例を示して
いる。
１１はＰ型基板であり、１２はＰ型頭域である。導体１
１３は溝内側壁に絶縁膜１９を介して配置されており、
電荷蓄積領域を構成し、セルの外周に沿って一周してい
る。導体層１４は電荷蓄積領域に対して絶縁膜１９を介
して配置されており、セルプレートを構成し、一定電位
が供給されている。またＰ型基板１１の不純物濃度を高
くすることで、Ｐ型基板にもセルプレートの役割を持た
せることができる。導体層Ｌ５ 、１６ 、１７ 、１
８は隣りのセルの電荷蓄積領域を構成する。Ｎ型領域２
０はＦＥＴの第２通電電極と電荷蓄積領域を電気的に接
続させる接続部を構成する。Ｐ型領域２１は、溝側面の
半導体界面が万一反転状態になった場合にスイッチング
用ＦＢＩのリーク電流のバスをカットさせるための領域
であり、Ｐ型頭域１２よりも不純物濃度が高い。
１３は溝内側壁に絶縁膜１９を介して配置されており、
電荷蓄積領域を構成し、セルの外周に沿って一周してい
る。導体層１４は電荷蓄積領域に対して絶縁膜１９を介
して配置されており、セルプレートを構成し、一定電位
が供給されている。またＰ型基板１１の不純物濃度を高
くすることで、Ｐ型基板にもセルプレートの役割を持た
せることができる。導体層Ｌ５ 、１６ 、１７ 、１
８は隣りのセルの電荷蓄積領域を構成する。Ｎ型領域２
０はＦＥＴの第２通電電極と電荷蓄積領域を電気的に接
続させる接続部を構成する。Ｐ型領域２１は、溝側面の
半導体界面が万一反転状態になった場合にスイッチング
用ＦＢＩのリーク電流のバスをカットさせるための領域
であり、Ｐ型頭域１２よりも不純物濃度が高い。
Ｐ型頭域２２はＦＥＴの基板領域を構成し、Ｐ型頭域１
２を介してＰ型基板１１に電気的に接続されている。Ｎ
型領域２３はＦＥＴの第２通電電極を構成する。Ｎ型領
域２４はＦＥＴの第２通電電極を構成し、Ｎ型領域２０
を介して電荷蓄積領域に接続きれている。ここでＰ型頭
域２２、Ｎ型領域２３、Ｎ型領域２４は半導体基板ある
いは絶縁膜上に成長させた半導体層に形成する。導体層
２５はＦＥＴのゲート電極を構成し、ワード線配線も兼
ねる。導体層２６は隣りのセルをアクセスするためのワ
ード線配線である。導体層２７はビット線を構成し、Ｆ
ＥＴの第１通Ｍ、１極に接読される。２８ 、２９は絶
縁膜である。
２を介してＰ型基板１１に電気的に接続されている。Ｎ
型領域２３はＦＥＴの第２通電電極を構成する。Ｎ型領
域２４はＦＥＴの第２通電電極を構成し、Ｎ型領域２０
を介して電荷蓄積領域に接続きれている。ここでＰ型頭
域２２、Ｎ型領域２３、Ｎ型領域２４は半導体基板ある
いは絶縁膜上に成長させた半導体層に形成する。導体層
２５はＦＥＴのゲート電極を構成し、ワード線配線も兼
ねる。導体層２６は隣りのセルをアクセスするためのワ
ード線配線である。導体層２７はビット線を構成し、Ｆ
ＥＴの第１通Ｍ、１極に接読される。２８ 、２９は絶
縁膜である。
本発明の半導体メモリセルの動作方法はＩＶＥＣセルと
同様であり、通常の１トランジスター１キヤパシタ型メ
モリセルと同様である。
同様であり、通常の１トランジスター１キヤパシタ型メ
モリセルと同様である。
以上説明の便宜上ＦＥＴにＮ型チャネルＭＯ５ＦＥＴを
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。またＦＥＴはエピタキ
シャル成長させた半導体層たけでなく、多結晶半導体層
や、それを適当な方法で処理したものや、さらに適当な
方法で単結晶化させたものなど、さまざまな半導体層に
形成することができる。
使用した実施例について説明したが、本発明は他のＦＥ
Ｔを用いた場合にも適用できる。またＦＥＴはエピタキ
シャル成長させた半導体層たけでなく、多結晶半導体層
や、それを適当な方法で処理したものや、さらに適当な
方法で単結晶化させたものなど、さまざまな半導体層に
形成することができる。
（発明の効果）
本発明の半導体メモリセルは、セル間干渉が生じず、浅
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小さく、素子分離領域が不要である。しかもビット線コ
ンタクトを溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微少化ができる
。また溝側面の半導体界面が万一反転状態になった場合
でもスイッチング用ＦＥｒのリークパスをカットできる
ため情報保持特性が悪化することはない。さらにスイッ
チング用ＦＥＴの基板領域は一定電圧が供給されている
ために誤動作することもない。このように本発明の効果
は非常に大きい。
い溝深さで大きなセル容量が得られ、ソフトエラー率が
小さく、素子分離領域が不要である。しかもビット線コ
ンタクトを溝の上に形成できるのでビット線コンタクト
を隣りのセルと共通にでき、セル面積の微少化ができる
。また溝側面の半導体界面が万一反転状態になった場合
でもスイッチング用ＦＥｒのリークパスをカットできる
ため情報保持特性が悪化することはない。さらにスイッ
チング用ＦＥＴの基板領域は一定電圧が供給されている
ために誤動作することもない。このように本発明の効果
は非常に大きい。
第１図（ａ）は本発明の一実施例のビット線方向の断面
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）はＩＶＥ
Ｃセルのビット線方向の断面図、第２図（ｂ）は第２図
（、）のＡ−Ａ’において切り出したワード線方向の断
面図である。
図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’において切
り出したワード線方向の断面図、第２図（ａ）はＩＶＥ
Ｃセルのビット線方向の断面図、第２図（ｂ）は第２図
（、）のＡ−Ａ’において切り出したワード線方向の断
面図である。
Claims (1)
- 外周に沿って半導体基板表面に形成した溝内側壁に絶
縁膜を介して配置した電荷蓄積領域と、前記溝内に前記
電荷蓄積領域に対して絶縁膜を介して配置したセルプレ
ートと、半導体基板上または絶縁膜上に成長させた半導
体層に形成したＦＥＴとからなり、このＦＥＴの基板領
域が前記半導体基板に電気的に接続され、ビット線に接
続される前記ＦＥＴの一方の通電電極の少なくとも一部
が前記溝の上に位置することを特徴とする半導体メモリ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204898A JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204898A JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6360554A true JPS6360554A (ja) | 1988-03-16 |
| JPH0797624B2 JPH0797624B2 (ja) | 1995-10-18 |
Family
ID=16498223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204898A Expired - Lifetime JPH0797624B2 (ja) | 1986-08-29 | 1986-08-29 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797624B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136366A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60236261A (ja) * | 1984-04-25 | 1985-11-25 | シーメンス、アクチエンゲゼルシヤフト | １トランジスタ・メモリセルとその製造方法 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
-
1986
- 1986-08-29 JP JP61204898A patent/JPH0797624B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136366A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60236261A (ja) * | 1984-04-25 | 1985-11-25 | シーメンス、アクチエンゲゼルシヤフト | １トランジスタ・メモリセルとその製造方法 |
| JPS6188554A (ja) * | 1984-10-08 | 1986-05-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体メモリおよびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0797624B2 (ja) | 1995-10-18 |
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