JPS60236266A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS60236266A
JPS60236266A JP59093401A JP9340184A JPS60236266A JP S60236266 A JPS60236266 A JP S60236266A JP 59093401 A JP59093401 A JP 59093401A JP 9340184 A JP9340184 A JP 9340184A JP S60236266 A JPS60236266 A JP S60236266A
Authority
JP
Japan
Prior art keywords
lower layer
thin film
film transistor
layer
upper layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59093401A
Other languages
English (en)
Inventor
Hiroaki Kamiura
上浦　宏明
Mamoru Takeda
守 竹田
Tatsuhiko Tamura
達彦 田村
Kenichi Fujii
謙一 藤井
Shinichi Ogo
小郷　伸一
Ichiro Yamashita
一郎 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP59093401A priority Critical patent/JPS60236266A/ja
Publication of JPS60236266A publication Critical patent/JPS60236266A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136259—Repairing; Defects
    • G02F1/136263—Line defects

Landscapes

  • Liquid Crystal (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、例えば液晶駆動用薄膜トランジス
タアレイに対して用いることのできる半近年、液晶表示
パネル用薄膜トランジスタ（ＴＰＴ）の高集積化、均一
性、信頼性がめられている中で、電極配線の断線が大き
な問題となっている。このため、断線防止に対して種々
の対応がなされている。
以下、図面を参照しながら従来の薄膜ｌ・ランジスタの
配線方法について説明する。第１図は従来の薄膜トラン
ジスタを上から見た図であり、第２図はその断面図であ
る。第１図、第２図で１はゲート、２は絶縁膜、３は半
導体膜、４は絶縁膜、６はコンタクトホール、６ｆ′ｉ
配線電極である。
以上のように構成された薄膜トランジスタにおいては各
層の段差部分でパターニング時にエツチング液による回
り込みＫよる断線が発生するという問題点を有し−（い
た。
発明の目的 本発明の目的は段差を有する薄膜トランジスタにおいて
、段差部分での断線防止を簡易に可能とする構造をした
薄膜トランジスタを捉供することにある。
発明の構成 本発明の薄膜トランジスタは、平面基板−トに形成され
、平面内で構造を有する少なくとも１つの下部層と、そ
の下部層の上に積層さねた１一部層を含み、前記上部層
の構造端部における段差のうち前記上部層により被覆さ
れる重な怜部分の実効的な段差被覆長を大きくするよう
構成したものであり、これにより段差部での断線防止を
実現するものである。
実施例の説明 以下、本発明の実施例について、図面を参照しながら説
明する。
第３図は下部層７の上に電極配線８をほどこした最も簡
単な例である。この場合、点線で囲んだ部分は断線しや
すい。第４図、第６図、第６図は本発明の一実施例に係
る下部層、ｌ一部層の構造の例である。第４図、第５図
は下部層を屈曲させて被覆面積を大きくしている。第６
図は上部層の幅を一部大きくすることで被覆面積を大き
くしている。特に第４図、第６図の例では、下部層が１
１角に曲っている。もし、上部層がサイドエッチされた
場合でも角で阻止することが可能である。
第７図は第４図の構造を用いた薄膜トランジスタの例で
ある。第７図において、１１はゲ−１・、１２は絶縁膜
、１３は半導体、１４は絶縁膜、１６はコンタクトホー
ル、１６は配線電極である。
以上のように構成された本実施例の薄膜トランジスタで
は、第４図と同様に各層の形状を形成すのものに限定さ
れるものではなく、第５図、第６図等もあり、段差被覆
長が大きくなるものであれば何でもよい。
発明の効果 以上の説明から明らかなように、本発明は複数の層から
成る薄膜トランジスタの段差部分の形状を、下部層を被
う配線との段差被覆長が大きくなるように形成すること
で断線を簡易に防止できる効果がある。
【図面の簡単な説明】
第１図は従来の薄膜トランジスタの図、第２図は第１図
の点線での断面図、第３図は２層の場合の断線の最も発
生しやすい構造図、第４図、第６図、第６図は本発明の
一実施例に係る断線防止構造の図、第７図は本発明の一
実施例である薄膜トランジスタの図である。 １・・・・・ゲート、２・・−・・絶縁膜、３・・・・
・半導体、４・・・・絶縁膜、６・・　コンタクトホー
ル、６・・・・・配線金属、７・・・・下部層、８・・
・・・・上部層。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第３図　′″′４図

Claims (1)

  1. 【特許請求の範囲】 （１）基板上に形成された下部層と、その下部層の上に
    積層された上部層とを含み、前記下部層の端部における
    段差部のうち前記上部層により被覆される領域の長さを
    前記上部層の幅より大きくしたことを％徴とする半導体
    装置。 （２）下部層の構造端部における段差と上部層の重なり
    部分において、前記下部層の構造端部の形を屈曲させた
    ことを特徴とする特許請求の範囲第１項記載の半導体装
    置。 （３）　重なり部分における上部層の幅を前記型なり部
    分以外の幅よりも大きくしたことを特徴とする特許請求
    の範囲第１項記載の半導体装置。 （４）上部層が電極配線であることを特徴とする特許請
    求の範囲第１項記載の半導体装置。 （６）下部層が半導体層であることを特徴とする特許請
    求の範囲第１項記載の半導体装置。
JP59093401A 1984-05-10 1984-05-10 半導体装置 Pending JPS60236266A (ja)

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