JPH041819A

JPH041819A - データブロック制御装置

Info

Publication number: JPH041819A
Application number: JP10418790A
Authority: JP
Inventors: Masaki Fujiki; 藤木　正樹
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-19
Filing date: 1990-04-19
Publication date: 1992-01-07
Anticipated expiration: 2011-03-29
Also published as: JPH0833801B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］バッファ容量以下のデータブロックおよびバッファ容量
以上の長大ブロックの転送制御を行なうデータブロック
制御装置に関し、長大ブロックと通常のデータブロックを同時に処理する
ことができ、処理効率を向上させることができるデータ
ブロック制御装置を提供することを目的とし、ホストコンピュータとのデータの送受を制御するホスト
インターフェース制御回路と、該ホストインターフェー
ス制御回路によりデータの書き込み読み出しが行なわれ
るバッファと、該バッファとドライブとの間のデータの
送受を行なうためのフォーマツティングを行なうフォー
マツターとをそれぞれ有し、インターナルバスにより互
いに接続したデータブロック制御装置において、前記各
ホストインターフェース制御回路および前記各フォーマ
ツターに前記インターナルバスを介して接続される小容
量のバッファを有するアダプタをそれぞれ設けるように
構成した。

［産業上の利用分野］本発明は、バッファ容量以下のデータブロックおよびバ
ッファ容量以上の長大ブロックの転送制御を行なうデー
タブロック制御装置に関する。

データバッファを有するファイル制御装置、例えば磁気
テープ制御装置においては、バッファ容量より大きいデ
ータ長のブロックをリードまたはライトしようとすると
、バッファへの書き込みとバッファからの読み出しを並
行して行なわねばならない。一方、バッファが複数の磁
気テープ制御装置と共通バスで結合され、共有化されて
いると、前記長大ブロックの処理中は他の磁気テープ制
御装置は共通バスおよびバッファを使用することができ
ない。

したがって、一方の磁気テープ制御装置で長大ブロック
を使用中でも他方の磁気テープ制御装置でバッファおよ
び共通バスを使用することができるようにすることが望
まれていた。

［従来の技術］従来のデータブロック制御装置としては、例えば第１１
図に示すようなものがある。

第１１図において、１，２は磁気テープ制御装置であり
、これらの磁気テープ制御装置１，２は、ホストコンピ
ュータ３からデータの送受を制御するインターフェース
制御回路４，５と、データの書き込み読み出しが行なわ
れるバッファ６．７と、バッファ６．７とドライブ８，
９との間のデータの送受を行なうためのフォーマツティ
ングを行なうフォーマツター１０．１１とを有している
。

磁気テープ制御装置１，２は共通バス１２を介してクロ
スコールされるように構成されており、インターフェー
ス制御回路４とフォーマツター１０、インターフェース
制御回路４とフォーマツター１１、インターフェース制
御回路５とフォーマツター１１、インターフェース制御
回路５とフォーマツター１０の組み合わせで動作が可能
である。

したがって、各インターフェース制御回路４，５は空い
ているフォーマツター１０．１１を使用してリードライ
ト処理を実行することができる。この従来例におけるデ
ータの流れを第１２図に示す。

［発明か解決しようとする課題］しかしながら、このような従来のデータブロック制御装
置にあっては、長大ブロックの処理中は、他の磁気テー
プ制御装置ではバスおよびバッファを使用することがで
きず、２台の磁気テープ制御装置があっても同時に１台
しか動作できないので、データの処理効率が良好でない
という問題点があった。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、長大ブロックと通常のデータブロックを同
時に処理することができ、処理効率を向上させることが
できるデータブロック制御装置を提供することを目的と
している。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、２３．２４はホストコンピュータとの
データの送受を制御するホストインターフェース制御回
路、２５．２６は該ホストインターフェース制御回路２
３．２４によりデータの書き込み読み出しが行なわれる
バッファ、２７，２８は該バッファ２５．２６とドライ
ブとの間のデータの送受を行なうためのフォーマツティ
ングを行なうフォーマツター、３６はインターナルバス
、３２〜３５は前記各ホストインターフェース制御回路
２３．２４および前記各フォーマツター２７゜２８に前
記インターナルバス３６を介して接続される小容量のバ
ッファを有するアダプタである。

［作用］各ホストインターフェース制御回路および各フォーマツ
ター内には小容量のバッファを有するアダプタがそれぞ
れ設けられ、アダプタは互いにインターナルバスにより
接続される。

したがって、アダプタを用いた長大ブロックの処理中で
もインターナルバスが専有されることがない。すなわち
、大容量のバッファ経由のデータ処理もアダプタ経由の
長大ブロックの処理も同時に行なうことができる。

その結果、データ処理の効率を向上させることができる
。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図〜第１０図は本発明の一実施例を示す図である。

まず、構成を説明すると、第２図において、２１．２２
は磁気テープ制御装置であり、これらの磁気テープ制御
装置２１．．２２は、ホストインターフェース制御回路
２３．２４と、バッファ２５゜２６と、フォーマツター
２７．２８をそれぞれ有している。

ホストインターフェース制御回路２３．２４は、ライト
時にはホストコンピュータ２９から受は取ったデータを
バッファ２５．２６に書き込み、リード時にはバッファ
２５．２６内のデータをホストコンピュータ２９に転送
する。フォーマツター２７．２８はライト時にはバッフ
ァ２５．２６内のデータを読み出し、データブロック形
式にフォーマツティングしてドライブ３０．３１に書き
込み、リード時にはドライブ３０．３１から読み取った
信号を復調し、データ部分を取り出してバッファ２５．
２６に書き込む。バッファ２５．２６はホストインター
フェース制御回路２３．２４によってデータが読み書き
されるとともに、フォーマツター２７．２８によっても
データが読み書きされる。

ホストインターフェース制御回路２３．２４およびフォ
ーマツター２７．２８内にはインターナルバスアダプタ
３２〜３５がそれぞれ設けられている。

３６はインターナルバスであり、ホストインターフェー
ス制御回路２３．２４およびフォーマツター２７．２８
はインターナルバスアダプタ３２〜３５を介してインタ
ーナルバス３６に接続され、インターナルバス３６はバ
ッファ２５．２６にそれぞれ接続されている。

インターナルバスアダプタ３２〜３５は、第３図に示す
ように各２５６バイトの小容量でのバッファ３７．３８
を有している。データはホストインターフェース制御回
路２３．２４またはフォーマツター２７．２８からライ
ト制御回路３９の制御によりバッファ３６．３７内に書
き込まれ、また、ホストインターフェース制御回路２３
．２４またはフォーマツター２７．２８にリード制御回
路４０の制御により読み出される。なお、４１はデータ
を一時的に格納するレジスタ、４２は制御ワードを発生
させる発生回路である。

バッファ容量以下のデータブロックについては、第４図
に示すように、インターナルバスアダプタ３２〜３５と
バッファ２５．２６の間でデータの転送を行なう。これ
をバッファアクセスモード（以下ＢＡＭ）という。この
ＢＡＭモードでは１回のパケット通信で転送するワード
数とバッファ２５．２６のスタートアドレスを指示する
。１回のパケット通信では最初の１ワードの制御ワード
（ＣＴＷ）と６４ワードのデータワード（ＤＴＷ）が転
送される。ＢＡＭモードでの制御ワード（ＣＷＴ）の構
成を第６図に示す。

バッファ容量より大きい長大ブロックについては、第５
図に示すように、ホストインターフェース制御回路２３
．２４のインターナルバスアダプタ３２．３３とフォー
マツター２７．２８のインターナルバスアダプタ３４．
３５との間でデータの転送を行なう。これをダイレクト
アクセスモード（以下、ＤＡＭ）という。このＤＡＭモ
ードでは１回のパケット通信で転送するワード数と交信
相手の指定を行なう。ＤＡＭモードでの制御ワード（Ｃ
ＷＴ）の構成を第７図に示す。

これらのＢＡＭ、ＤＡＭの両モードともインターナルバ
スアダプタ３２〜３５のバッファ３７゜３８を用いて、
相手のバッファ３７．３８またはバッファ２５．２６と
２５６バイトずつパケット通信を行ない、通信開始をイ
ンターナルバスアダプタ３２〜３５からの開始要求線の
優先制御を行なうことにより長大ブロックを処理中でも
インターナルバス３６が専有されることがないようにし
ている。

次に、動作を説明する。

第８図はＤＡＭモードの例を示す。この例はホストイン
ターフェース制御回路２３からフォーマツター２７への
長大ブロックの転送を示すもので、ホストコンピュータ
２９からホストインターフェース制御回路２３が受信し
たデータをフォーマツター２７に転送し、フォーマツタ
ー２７で書き込みフォーマットに変換してドライブ３０
．３１に書き込むものである。

ホストコンピュータ２９から受信したデータは、まず、
ホストインターフェース制御回路２３のインターナルバ
スアダプタ３２のバッファ４３に格納され、２５６バイ
トのデータが蓄積されると、フォーマツター２７のイン
ターナルバスアダプタ３４のバッファ４４への転送が開
始される。この間ホストコンピュータ２９からホストイ
ンターフェース制御回路２３へのデータはバッファ４５
に対して転送が継続している。ホストコンピュータ２９
とホストインターフェース制御回路２３との間のデータ
転送速度は、インターナルバスアダプタ３２〜３５間の
データ転送速度より遅くなるように設定されている。し
たかって、バッファ４５へのデータ転送中にバッファ４
３とバ・ソファ４４との間のデータ転送は完了している
。

次に、バッファ４５に２５６バイトのデータか蓄積され
ると、今度はホストインターフェース制御回路２３のバ
ッファ４５からフォーマツター２７のバッファ４６への
データ転送が開始される。

フォーマツター２７はバッファ４４への２５６バイトの
データを受信すると、ドライブ３０，３］に対するデー
タの書き込みを開始する。次にフォーマツター２７はバ
ッファ４６のデータをドライブ３０．３１に転送する。

こうして、長大ブロックの転送が行なわれる。

なお、第８図中４７．４８は制御ワード発生回路、４９
．５０はリードライト制御回路、５１．５２はＤＡＭ認
識回路である。

次に、第９図にＢＡＭ、ＤＡＭそれぞれのモードによる
１回のパケット通信のプロトコルを示す。

ＢＡＭモードで制御ワードにつづいてデータワードが転
送され、転送が完了するとレスポンスグツド（ＲＰ　Ｃ
）が応答される。ＤＡＭモードで相手のバッファ３７．
３８が使用中のときは、目標のバッファ３７．３８から
コントロール信号（ＩＢＣＡ）によりレスポンスビジー
（ＲＰＢ）が応答され、転送が抑止される。その後転送
が完了するとレスポンスグツド（ＲＰ　Ｃ）が応答され
る。

次に、第１０図に４つのインターナルバスアダプタ３２
〜３５がインターナルバス３６を同時に使用している例
を示す。

インターナルバスアダプタ３２〜３５は、ホストコンピ
ュータ２９とホストインターフェース制御回路２３．２
４間のデータ転送速度およびフォーマツター２７．２８
とドライブ３０．３１内のデータ転送速度より４倍以上
速い転送能力を有し、インターナルバス３６のバス幅を
４バイトとしている。したがって、図示のように、イン
ターナルバス３６は、ホストインターフェース制御回路
２３．２４およびフォーマツター２７．２８により時分
割で使用される。

こうして長大ブロックの処理中でも、大容量のバッファ
２５．２６経由のデータ処理を行なうことができる。

［発明の効果］以上説明してきたように、本発明によれば、各ホストイ
ンターフェース制御回路および各フォーマツター内に小
容量のバッファを有するインターナルバスアダプタを設
けて、インターナルバスにより互いに接続するようにし
たため、長大ブロックの処理と同時に大容量のバッファ
経由のデータ処理も行なうことができる。その結果、デ
ータの処理効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示すブロック図、第３図は
アダプタの構成図、第４図はＢＡＭモードのデータの流れを示す図、第５図
はＤＡＭモードのデータの流れを示す図、第６図はＢＡ
ＭモードのＣＴＷの構成図、第７図はＤＡＭモードのＣ
ＴＷの構成図、第８図はＤＡＭモードの動作説明図、第９図はパケット通信のプロトコルを示す図、第１０図
はインターナルバスの使用状態説明図、第１１図は従来
例を示す図、第１２図は従来のデータの流れを示す図である。図中、２１．２２・・・磁気テープ制御装置、２３．２４・・
・ホストインターフェース制御回路、２５．２６・・・
大容量のバッファ、２７．２８・・・フォーマツター２９・・・ホストコンビ二一タ、３０．３１・・・ドライブ、３２〜３５・・・インターナルバスアダプタ、３６・・
・インターナルバス、３７．３８．４３〜４６・・・小容量のバッファ、３９
・・・ライト制御回路、４０・・・リード制御回路、４１・・・レジスタ、４２．４７．４８・・・制御ワード発生回路、４９．５
０・・・リードライト制御回路、５１．５２・・・ＤＡ
Ｍ認識回路。

Claims

【特許請求の範囲】

　ホストコンピュータとのデータの送受を制御するホス
トインターフェース制御回路（２３）、（２４）と、該
ホストインターフェース制御回路（２３）、（２４）に
よりデータの書き込み読み出しが行なわれるバッファ（
２５）、（２６）と、該バッファ（２５）、（２６）と
ドライブとの間のデータの送受を行なうためのフォーマ
ッテイングを行なうフォーマッター（２７）、（２８）
とをそれぞれ有し、インターナルバス（３６）により互
いに接続したデータブロック制御装置において、前記各
ホストインターフェース制御回路（２３）、（２４）お
よび前記各フォーマッター（２７）、（２８）に前記イ
ンターナルバス（３６）を介して接続される小容量のバ
ッファを有するアダプタ（３２〜３５）をそれぞれ設け
たことを特徴とするデータブロック制御装置。