JPS60242659A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60242659A JPS60242659A JP60070997A JP7099785A JPS60242659A JP S60242659 A JPS60242659 A JP S60242659A JP 60070997 A JP60070997 A JP 60070997A JP 7099785 A JP7099785 A JP 7099785A JP S60242659 A JPS60242659 A JP S60242659A
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- JP
- Japan
- Prior art keywords
- type
- substrate
- semiconductor layer
- transistor
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/311—Design considerations for internal polarisation in bipolar devices
Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は半導体集積回路（ＩＣ）、特にサブストレー
トトラン、ジスタとそのバイアス設定用回路を含むリニ
アＩＣに関する。
トトラン、ジスタとそのバイアス設定用回路を含むリニ
アＩＣに関する。
［背景技術］
トランジスタの電流利得をそれに相関して変動する抵抗
素子で補償するバイアス回路は特公昭４５−３８１７号
公報によって開示されている。
素子で補償するバイアス回路は特公昭４５−３８１７号
公報によって開示されている。
ところで、従来のリニアＩＣで基板をコレクタとして使
用するＩ）ｎ１１ ）ラジジスタを設ける場合に考えら
れたバイアス設定回路（王通常の拡散抵抗を用いていた
。第３図はその例を示し、ｐ型シリコン半導体基板１上
のｎ型ＥＰ層（エピタキシャル半導体層）２をアイソレ
ーションしてその一部でサブストレー） ｐｒ＋ｐ ）
ランジスタ（コレクタ１．ベース２ａ、エミッタ３）を
構成し、他部のｐ＋拡散層４をベースに接続するバイア
ス抵抗として第４図のような回路を構成したものである
。
用するＩ）ｎ１１ ）ラジジスタを設ける場合に考えら
れたバイアス設定回路（王通常の拡散抵抗を用いていた
。第３図はその例を示し、ｐ型シリコン半導体基板１上
のｎ型ＥＰ層（エピタキシャル半導体層）２をアイソレ
ーションしてその一部でサブストレー） ｐｒ＋ｐ ）
ランジスタ（コレクタ１．ベース２ａ、エミッタ３）を
構成し、他部のｐ＋拡散層４をベースに接続するバイア
ス抵抗として第４図のような回路を構成したものである
。
このような構成の回路においては、ベースバイアスを決
定する抵抗が拡散（エミッタ拡散−表面不純物濃度的１
０１８ｃｍ２）抵抗を用いることから、サブストレート
ｐｎｐ ）ランジスタのｈｐＢとの相関が全くとれない
、換言すれば負の相関を有するためバイアスのバラツキ
が非常に大きいものとなった。
定する抵抗が拡散（エミッタ拡散−表面不純物濃度的１
０１８ｃｍ２）抵抗を用いることから、サブストレート
ｐｎｐ ）ランジスタのｈｐＢとの相関が全くとれない
、換言すれば負の相関を有するためバイアスのバラツキ
が非常に大きいものとなった。
このようなバラツキを抑える手段としてバイアス回路を
外付にすることも提案されたがその場合部品点数の増加
、集積度の低下、コスト高等の欠点を招いた。
外付にすることも提案されたがその場合部品点数の増加
、集積度の低下、コスト高等の欠点を招いた。
本願発明者はサブストレートトランジスタのバイアス回
路として同一チップ内のＥＰ層を利用することに着目し
て前記の欠点を解消した。
路として同一チップ内のＥＰ層を利用することに着目し
て前記の欠点を解消した。
［発明の目的］
本発明の目的はサブストレート・トランジス・夕におい
てバイアス設定回路との相関をとり、ｈＦＥのバラツキ
をなくし、常に最適動作点で動作させることにある。
てバイアス設定回路との相関をとり、ｈＦＥのバラツキ
をなくし、常に最適動作点で動作させることにある。
［発明の概要］
上記目的を達成するための基本的な構成は、ｐ（ｎ）型
半導体基板をコレクタとし、該基板上に形成されたｎ（
ｐ）型エピタキシャル半導体層の一部をベースとし、該
半導体層に形成されたｐ（ｎ）型拡散領域をエミッタと
するｐｎｐ（ｎｐｎ） ）ランジスタの上記ベースを上
記ｎ（ｐ）型半導体層の他部に接続し、このｎ（ｐ）型
半導体層の他部に接続し、このｎ（ｐ）型半導体層を接
地してバイアス抵抗とする半導体集積回路に関する。
半導体基板をコレクタとし、該基板上に形成されたｎ（
ｐ）型エピタキシャル半導体層の一部をベースとし、該
半導体層に形成されたｐ（ｎ）型拡散領域をエミッタと
するｐｎｐ（ｎｐｎ） ）ランジスタの上記ベースを上
記ｎ（ｐ）型半導体層の他部に接続し、このｎ（ｐ）型
半導体層の他部に接続し、このｎ（ｐ）型半導体層を接
地してバイアス抵抗とする半導体集積回路に関する。
この発明の他の構成は、上記構成の半導体集積回路であ
て、上記バイアス抵抗となるｎ（ｐ）型半導体層の一部
をエミッタｐ（ｎ）拡散によりピンチして成るものであ
る。
て、上記バイアス抵抗となるｎ（ｐ）型半導体層の一部
をエミッタｐ（ｎ）拡散によりピンチして成るものであ
る。
［実施例］
実施例１
第１図は本発明を適用したｐｎｐサブストレートトラン
ジスタを含むＩＣの一実施例を示す。ｐ型基板１をコレ
クタ、ｎ型ＥＰ層２ａをベース、耐拡散領域３をエミッ
タとするサブストレートｐｎｐ ）ランジスゾのベース
をｐ＋型アイソレーション部５で隔てた他のｎ型ＥＰ層
２ｂにアルミニウム配線６を介して接続し、このｎ型Ｅ
Ｐ層２ｂをバイアス抵抗Ｒａｐとして他端を基板側（Ｇ
ＮＩ））に接続する。
ジスタを含むＩＣの一実施例を示す。ｐ型基板１をコレ
クタ、ｎ型ＥＰ層２ａをベース、耐拡散領域３をエミッ
タとするサブストレートｐｎｐ ）ランジスゾのベース
をｐ＋型アイソレーション部５で隔てた他のｎ型ＥＰ層
２ｂにアルミニウム配線６を介して接続し、このｎ型Ｅ
Ｐ層２ｂをバイアス抵抗Ｒａｐとして他端を基板側（Ｇ
ＮＩ））に接続する。
同図において７は表面酸化膜、８はｎ＋型拡散コンタク
ト部である。
ト部である。
実施例２
第２歯を参照し、前記実施例１の回路においでｎ型ＥＰ
層２ｂの上部のコンタクト部８以外の部分にｐ＋型拡散
領域９をつくり、これによりｎ型ＥＰ層よりなるバイア
ス抵抗ＲＥＰをピンチする。
層２ｂの上部のコンタクト部８以外の部分にｐ＋型拡散
領域９をつくり、これによりｎ型ＥＰ層よりなるバイア
ス抵抗ＲＥＰをピンチする。
上記ρ“型拡散領域はサブストレー） ’ｐｎｐ ）ラ
ンジスタのｐ＋型エミッタ拡散と同時に形成することが
できる。上記ＥＰ層抵抗ＲＥＰは幅１０〜１００μ、長
さ５０〜５００μ程度が適当であり、サブストレートｐ
ｎｐ ）ランジスタのエミッタとしては１５μａｍ２〜
１００μａｍ２が適当である。
ンジスタのｐ＋型エミッタ拡散と同時に形成することが
できる。上記ＥＰ層抵抗ＲＥＰは幅１０〜１００μ、長
さ５０〜５００μ程度が適当であり、サブストレートｐ
ｎｐ ）ランジスタのエミッタとしては１５μａｍ２〜
１００μａｍ２が適当である。
上記の実施例によれば第４図で示すサブストレー）ｐｎ
ρトランジスタとそのバイアス設定回路において、ＥＰ
層抵抗ＲＥＰの絶対値とトランジスタのｈｐｉとの開に
正の相関があるため、出力ＶＯのバラツキが非常に小さ
くなるという具体的効果が得られる。
ρトランジスタとそのバイアス設定回路において、ＥＰ
層抵抗ＲＥＰの絶対値とトランジスタのｈｐｉとの開に
正の相関があるため、出力ＶＯのバラツキが非常に小さ
くなるという具体的効果が得られる。
［効果］
この発明において下記の理由により前記効果が得られ、
かつその目的が達成される。
かつその目的が達成される。
一般にＥＰ低抵抗絶対値はＥＰ層における抵抗として用
いる部分の不純物濃度で決まる比抵抗（ρＥＰ）と、断
面積（Ｓ）およぢ長？！−Ｃ（１）によって下式のよう
に表わされる。
いる部分の不純物濃度で決まる比抵抗（ρＥＰ）と、断
面積（Ｓ）およぢ長？！−Ｃ（１）によって下式のよう
に表わされる。
ＲＥＰ６ＣρＩｌ：Ｐ・ −
（ただし、Ｗは抵抗の幅、ｄは深さ）
また、サブストレー） ｐｎｐ ）ランジスタのｈｐｐ
−も同様に実効ベース領域の不純物濃度（１／ρＥＰ）
とベース幅ｄで支配され、近似的にｈｐａ ρｐｐ／ｄ
と表わすことができる。
−も同様に実効ベース領域の不純物濃度（１／ρＥＰ）
とベース幅ｄで支配され、近似的にｈｐａ ρｐｐ／ｄ
と表わすことができる。
したがって第４図を参照し、その回路においてベース電
位をめると、 ＶＢ＝ＲＥｐＸＩｓ＝ＲＥＰＸＩｃ／ｈｐＥｔｃ −Ｉ
ｃとなって、ＶＢはサブストレート０ロｐトランノスタ
のｈｐＦ：とけ無関係な構造パラメータと定電流源Ｓｓ
によって決定されることになる。
位をめると、 ＶＢ＝ＲＥｐＸＩｓ＝ＲＥＰＸＩｃ／ｈｐＥｔｃ −Ｉ
ｃとなって、ＶＢはサブストレート０ロｐトランノスタ
のｈｐＦ：とけ無関係な構造パラメータと定電流源Ｓｓ
によって決定されることになる。
この発明は前記実施例に限定されるものではなくこれ以
外の実施形態を有する。例えばサブストレー） ｎｐｎ
）ランジスタとそのバイアス設定回路においても同様
の構成をとることがで外る。また、Ｆランジスタのベー
ス領域とバイアス抵抗とは同−Ｓ域に（アイソレーショ
ンしない）形成することもできる。
外の実施形態を有する。例えばサブストレー） ｎｐｎ
）ランジスタとそのバイアス設定回路においても同様
の構成をとることがで外る。また、Ｆランジスタのベー
ス領域とバイアス抵抗とは同−Ｓ域に（アイソレーショ
ンしない）形成することもできる。
この発明の適用分野はモアリシック集積回路一般である
。
。
第１図および第２図はこの発明の各実施例を示す断面図
、第３図は従来例を示す断面図、第４図はこの発明の対
象となる回路図である。 １・・ｐ型シリコン半導体基板（フレフタ）、２・・ｎ
型ＥＰ層、２ａ・・ベース、２ｂ・・ＥＰ低抵抗３・・
ｐ型拡散領域（エミッタ）、４・・ｐ＋型型数散層バイ
アス抵抗）、５・・ｐ＋型アイソレージａン部、６・・
アルミニウム配線、７・・表面酸化膜、８・・ｎ＋型拡
散コンタクト部、９・・ｐ“型拡散領域。 第 １ 図 フｎ 第 ２ 図 第 ６ 図
、第３図は従来例を示す断面図、第４図はこの発明の対
象となる回路図である。 １・・ｐ型シリコン半導体基板（フレフタ）、２・・ｎ
型ＥＰ層、２ａ・・ベース、２ｂ・・ＥＰ低抵抗３・・
ｐ型拡散領域（エミッタ）、４・・ｐ＋型型数散層バイ
アス抵抗）、５・・ｐ＋型アイソレージａン部、６・・
アルミニウム配線、７・・表面酸化膜、８・・ｎ＋型拡
散コンタクト部、９・・ｐ“型拡散領域。 第 １ 図 フｎ 第 ２ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、ｐ（ｎ）型半導体基板と、該半導体基板上に形成さ
れたｎ（ｐ）型エピタキシャル半導体層の一部と、該ｎ
（ｐ）型半導体層に形成されたｐ（ｎ）型拡散領域とで
構成されたｐｎｐ（ｎｐｎ） ）ランジスタの上記ｎ（
ｐ）型半導体層の一部からなるベースをこのｎ（ｐ）型
半導体層の他部上の一端に接続し、その他端を基板に接
続してバイアス抵抗となしたことを特徴とする半導体集
積回路。 ２、ｐ（ｎ）型半導体基板をコレクタとし、該基板上に
形成されたｎ（ｐ）型エピタキシャル半導体層の一部を
ベースとし、該半導体層に形成されたｐ（ｎ）型芦散領
域をエミッタとするｐｎｐ（ｎｐｎ） ）ランジスタの
上記ベースを上記ｎ（ｐ）型半導体層の他部に接続し、
このｎ（ｐ）型半導体層を接地してバイアス抵抗とする
と共に、このバイアス抵抗となるｎ（ｐ）型半導体層の
一部をエミッタｐ（ｎ）拡散によりピンチして成ること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070997A JPS60242659A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070997A JPS60242659A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1897476A Division JPS52102688A (en) | 1976-02-25 | 1976-02-25 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60242659A true JPS60242659A (ja) | 1985-12-02 |
Family
ID=13447704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070997A Pending JPS60242659A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60242659A (ja) |
-
1985
- 1985-04-05 JP JP60070997A patent/JPS60242659A/ja active Pending
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