JPS6024633A - 情報演算装置 - Google Patents
情報演算装置Info
- Publication number
- JPS6024633A JPS6024633A JP58130816A JP13081683A JPS6024633A JP S6024633 A JPS6024633 A JP S6024633A JP 58130816 A JP58130816 A JP 58130816A JP 13081683 A JP13081683 A JP 13081683A JP S6024633 A JPS6024633 A JP S6024633A
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- JP
- Japan
- Prior art keywords
- register
- address
- displacement
- bit
- word
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- Engineering & Computer Science (AREA)
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- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、２バイトを１ワードとしたワード・アドレス
の情報演算装置に係シ、特にバイト・アドレスの演算を
高速に行なう場合に好適な演算装置に関する。
の情報演算装置に係シ、特にバイト・アドレスの演算を
高速に行なう場合に好適な演算装置に関する。
２バイトを１ワードとしたワード・アドレスの情報演算
装置におけるバイト・アドレス演算は、基底アト−レス
、指標、変位によシ計算する。ここで、基底アドレスは
ワード・アドレスでアシ、指標、変位はバイト・アドレ
スである。
装置におけるバイト・アドレス演算は、基底アト−レス
、指標、変位によシ計算する。ここで、基底アドレスは
ワード・アドレスでアシ、指標、変位はバイト・アドレ
スである。
バイト・アドレスは、１ビツト右シフトすることによシ
、ワード・アドレスとなる。右シフトすることによって
あふれたビットは、そのワード・アドレスによって示さ
れた１フードのデータの上位、下位バイトの位置を示す
。
、ワード・アドレスとなる。右シフトすることによって
あふれたビットは、そのワード・アドレスによって示さ
れた１フードのデータの上位、下位バイトの位置を示す
。
バイト・アドレス演算が指定されると、情報演算装置は
、第１図に示すように、基底アドレスを保持するレジス
タの内容１０１と、指標を保持するレジスタの内容を１
ビツト右へシフト（シフト・イン・ビットは０）しだも
の１０２と、変位を保持するレジスタの内容を１ビツト
右へシフト（シフト・イン・ビットは変位の符号ビット
）したもの１０３を加算し、ワード・アドレス１０４を
作る。、一方、１ビツト右シフトによシ、ビット０よシ
はみ出した１ビツトの加算結果をバイト・アドレスビッ
ト１０５とし、ワード・アドレス１０４で指定したメモ
リ１０６の内容の上位バイト側、下位バイト側の指定を
行なう。
、第１図に示すように、基底アドレスを保持するレジス
タの内容１０１と、指標を保持するレジスタの内容を１
ビツト右へシフト（シフト・イン・ビットは０）しだも
の１０２と、変位を保持するレジスタの内容を１ビツト
右へシフト（シフト・イン・ビットは変位の符号ビット
）したもの１０３を加算し、ワード・アドレス１０４を
作る。、一方、１ビツト右シフトによシ、ビット０よシ
はみ出した１ビツトの加算結果をバイト・アドレスビッ
ト１０５とし、ワード・アドレス１０４で指定したメモ
リ１０６の内容の上位バイト側、下位バイト側の指定を
行なう。
従来、情報演算装置は、第２図に示すように、基底アド
レス、指標、変位をそれぞれ保持するレジスタ２０１，
２０２，２０３と、 ＡＬＵ２０９の演算結果を１ビツ
ト右シフトするシフタ２０４（シフト入力はＯ）と、シ
フタ２０４からあふれたビットを保持するバイト・アド
レス・レジスタ２０５（！：、シフタ２０４の結果を保
持するワークパレジスタ２０７と、メモリをアクセスす
るためのワード・アドレス２１０を保持するメモリ・ア
ドレス・レジスタ２０６と、ＡＬＵ２０９の桁上シを保
持するキャリ・レジスタ２０８と、これらのレジスタ、
およびリゾシル値２１１を入力とするＡＬＵ２０９で構
成する。
レス、指標、変位をそれぞれ保持するレジスタ２０１，
２０２，２０３と、 ＡＬＵ２０９の演算結果を１ビツ
ト右シフトするシフタ２０４（シフト入力はＯ）と、シ
フタ２０４からあふれたビットを保持するバイト・アド
レス・レジスタ２０５（！：、シフタ２０４の結果を保
持するワークパレジスタ２０７と、メモリをアクセスす
るためのワード・アドレス２１０を保持するメモリ・ア
ドレス・レジスタ２０６と、ＡＬＵ２０９の桁上シを保
持するキャリ・レジスタ２０８と、これらのレジスタ、
およびリゾシル値２１１を入力とするＡＬＵ２０９で構
成する。
この情報演算装置でバイト・アドレス演算が行なわれる
場合のマイクロプログラム・フローを第３図に示す。変
位レジスタ２０３を読出し３０１゜変位レジスタ２０３
の符号を判定３０２する。符号が正の場合、指標レジス
タ２０２と変位レジスタ２０３の内容を加算し、ワーク
・レジスタに格納３０３する。ここで、ワーク・レジス
タ２０７は、ＡＬＵ２０９の演算結果を１ビツト右シフ
トしたものをセットし、１ビツト右シフトによって、あ
ふれたビットは、バイト・アドレス・レジスタ２０５に
格納する。直前のマイクロ命令３０３によシセットされ
たキャリ・レジスタ２０８を判定３０４し、キャリ・レ
ジスタ２０８が０の場合、ワーク・レジスタ２０７と基
底アドレス・レジスタ２０１の内容を加算し、メモリ・
アドレス・レジスタ２０６に格納３０５する。これによ
って、バイト・アドレス演算におけるワード・アドレス
１０４とバイト・アドレス・ビット１０５がまシ、メモ
リ・アクセス３０６が行なわれる。マイクロ命令３０４
において、キャリ・レジスタ２０８が１の場合では、ワ
ーク・レジスタ２０７の最上位ビットを１にするため、
リテラル値をワーク・レジスタ２０７に加え、一時的に
メモリ・アドレス・レジスタ２０６に格納３０７する。
場合のマイクロプログラム・フローを第３図に示す。変
位レジスタ２０３を読出し３０１゜変位レジスタ２０３
の符号を判定３０２する。符号が正の場合、指標レジス
タ２０２と変位レジスタ２０３の内容を加算し、ワーク
・レジスタに格納３０３する。ここで、ワーク・レジス
タ２０７は、ＡＬＵ２０９の演算結果を１ビツト右シフ
トしたものをセットし、１ビツト右シフトによって、あ
ふれたビットは、バイト・アドレス・レジスタ２０５に
格納する。直前のマイクロ命令３０３によシセットされ
たキャリ・レジスタ２０８を判定３０４し、キャリ・レ
ジスタ２０８が０の場合、ワーク・レジスタ２０７と基
底アドレス・レジスタ２０１の内容を加算し、メモリ・
アドレス・レジスタ２０６に格納３０５する。これによ
って、バイト・アドレス演算におけるワード・アドレス
１０４とバイト・アドレス・ビット１０５がまシ、メモ
リ・アクセス３０６が行なわれる。マイクロ命令３０４
において、キャリ・レジスタ２０８が１の場合では、ワ
ーク・レジスタ２０７の最上位ビットを１にするため、
リテラル値をワーク・レジスタ２０７に加え、一時的に
メモリ・アドレス・レジスタ２０６に格納３０７する。
これは、指標レジスタ２０２と変位レジスタ２０３の加
算を行ない、ワーク・レジスタ２０７にセットした場合
に、ワーク・レジスタ２０７では、ＡＬＵ２０９の演算
結果を１ヒツト右シフトしたものをセットするが、この
ときのシフト入力は０であるため、ワーク・レジスタ２
０７の最上位ビットは常に０になる。しかし、上記演算
において、キャリ・レジスタ２０８が１の場合には、ワ
ーク・レジスタ２０７の最上位ビットよシ１つ下位のビ
ットからの桁上りがあゐことを示しているため、変位の
符号が正の場合には、ワーク・レジスタ２０７の最上位
ビットは１にならなければならない。同様に、変位の符
号が負で、キャリ・レジスタが００場合も１にする必要
がある。次に、メモリ・アドレス・レジスタ２０６と基
底アドレス・レジスタ２０１の内容を加算し、メモリ・
アドレス・レジスタ２０６に格納３０８する。これによ
って、メモリ・アクセス３０６が行なわれる。変位レジ
スタ２０３の判定３０２において、符号が負の場合にも
同様に考えられる。
算を行ない、ワーク・レジスタ２０７にセットした場合
に、ワーク・レジスタ２０７では、ＡＬＵ２０９の演算
結果を１ヒツト右シフトしたものをセットするが、この
ときのシフト入力は０であるため、ワーク・レジスタ２
０７の最上位ビットは常に０になる。しかし、上記演算
において、キャリ・レジスタ２０８が１の場合には、ワ
ーク・レジスタ２０７の最上位ビットよシ１つ下位のビ
ットからの桁上りがあゐことを示しているため、変位の
符号が正の場合には、ワーク・レジスタ２０７の最上位
ビットは１にならなければならない。同様に、変位の符
号が負で、キャリ・レジスタが００場合も１にする必要
がある。次に、メモリ・アドレス・レジスタ２０６と基
底アドレス・レジスタ２０１の内容を加算し、メモリ・
アドレス・レジスタ２０６に格納３０８する。これによ
って、メモリ・アクセス３０６が行なわれる。変位レジ
スタ２０３の判定３０２において、符号が負の場合にも
同様に考えられる。
このように、従来の情報演算装置では、バイト・アドレ
ス演算を行なうのに、マイクロ命令で最高６ステツプか
かシ、バイト・アドレス演算に時間がかかるという欠点
があった。
ス演算を行なうのに、マイクロ命令で最高６ステツプか
かシ、バイト・アドレス演算に時間がかかるという欠点
があった。
本発明の目的は、２バイトを１ワードとするワード・ア
ドレスの演算装置において、バイト・アドレス演算を行
なう場合に、前記のような演算における符号と桁上シに
よる場合分けを行なわず、バイト・アドレス演算を高速
に行なう情報演算装置を提供することにある。
ドレスの演算装置において、バイト・アドレス演算を行
なう場合に、前記のような演算における符号と桁上シに
よる場合分けを行なわず、バイト・アドレス演算を高速
に行なう情報演算装置を提供することにある。
演算の高速化を図るためには、変位の符号、変位と指標
の加算による桁上り、による場合分けをなくすように情
報演算装置を構成すれば良い。
の加算による桁上り、による場合分けをなくすように情
報演算装置を構成すれば良い。
変位と指標の加算結果を１ビツト右シフトする場合のシ
フト入力ビットは、指標の１ビツト右シフトした場合の
最上位ビットは常に０であるから、変位と指標の加算に
よる桁上シと変位の符号によって決まってくる。
フト入力ビットは、指標の１ビツト右シフトした場合の
最上位ビットは常に０であるから、変位と指標の加算に
よる桁上シと変位の符号によって決まってくる。
本発明では、変位と指標の加算結果の桁上シと変位の符
号との排他的論理和をシフト人力ビットし、上記加算結
果を右１ビツトシフトするξとによυ、符号と桁上シに
よる場合分けをなくした。
号との排他的論理和をシフト人力ビットし、上記加算結
果を右１ビツトシフトするξとによυ、符号と桁上シに
よる場合分けをなくした。
これによって、２バイトを１ワードとしたワード・アド
レスの情報演算装置におけるバイト・アドレス演算の処
理速度が向上した。
レスの情報演算装置におけるバイト・アドレス演算の処
理速度が向上した。
以下、本発明の一実施例を第４図にょシ説明する。基底
アドレス、指標、変位をそれぞれ保持するレジ、ｌ’４
０１，４０２，４０３と、 ＡＬＵ４０８の演算結果を
１ビツト右シフトするシフタ４０４と、シフタからあふ
れたビットを保持するバイト・アドレス・レジスタ４０
５と、シフタ４０４の結果を保持するワーク・レジスタ
４０７と、メモリをアクセスするためのワード・アドレ
スを保持するメモリパアドレス・レジスタ４０６と２本
発明で設けたシフタ４０４のシフト人力ビットを生成す
るだめの変位レジスタ４０３の符号信号４０９とＡｌ、
Ｕ２Ｏ５の桁上シ信号４１０との排他的論理和を出力す
る回路４１１で構成する。
アドレス、指標、変位をそれぞれ保持するレジ、ｌ’４
０１，４０２，４０３と、 ＡＬＵ４０８の演算結果を
１ビツト右シフトするシフタ４０４と、シフタからあふ
れたビットを保持するバイト・アドレス・レジスタ４０
５と、シフタ４０４の結果を保持するワーク・レジスタ
４０７と、メモリをアクセスするためのワード・アドレ
スを保持するメモリパアドレス・レジスタ４０６と２本
発明で設けたシフタ４０４のシフト人力ビットを生成す
るだめの変位レジスタ４０３の符号信号４０９とＡｌ、
Ｕ２Ｏ５の桁上シ信号４１０との排他的論理和を出力す
る回路４１１で構成する。
本発明でバイト・アドレス演算が行なわれる場合のマイ
クロプログラムフローを第５図に示す。
クロプログラムフローを第５図に示す。
５０１では、変位レジスタ４０３と指標レジスタ４０２
との加算を行ない、その演算結果を７フク４０４によっ
て１ビツト右シフトし、ソーク・レジスタ４０７に格納
する。ここで、シフト人力ビットは、変位レジスタ４０
３の符号４０９と上記加算における桁上９４１０との排
他的論理オロである。５０２では、ソータ・Ｖジメタ４
０フと基底アドレス・レジスタ４０１との加算を行ない
、その加算結果をメモリ・アドレス・レジスタ４０６に
格納する。５０１，５０２を行なうたげで、実行アドレ
スとバイト・アドレス・ビットがまシ、メモリ・アクセ
ス５０３が行なわれる。
との加算を行ない、その演算結果を７フク４０４によっ
て１ビツト右シフトし、ソーク・レジスタ４０７に格納
する。ここで、シフト人力ビットは、変位レジスタ４０
３の符号４０９と上記加算における桁上９４１０との排
他的論理オロである。５０２では、ソータ・Ｖジメタ４
０フと基底アドレス・レジスタ４０１との加算を行ない
、その加算結果をメモリ・アドレス・レジスタ４０６に
格納する。５０１，５０２を行なうたげで、実行アドレ
スとバイト・アドレス・ビットがまシ、メモリ・アクセ
ス５０３が行なわれる。
これによシ、符号と桁上シによる場付分けがなくな９、
バイト・アドレス演算の時間が速くなる。
バイト・アドレス演算の時間が速くなる。
本発明によれば、バイト・アドレス演算を行なう場合に
、符号と桁上）による場合分けがなくなるため、演算速
度が向上する。
、符号と桁上）による場合分けがなくなるため、演算速
度が向上する。
第１図は、バイト・アドレス演算説明図、第２図は、従
来の情報演算装置説明図、第３図は、従来のバイト・ア
ドレス演算のマイクロプログラムの流れ図、第４図は、
本発明の情報演算装置説明図、第５図は、本発明のバイ
ト・アドレス演算のマイクロプログラムの流れ図。 ４０１・・・基底アドレス・レジスタ、４０２・・・指
標レジスタ、４０３・・・変位レジスタ、４０４・・・
シフ７．４０５・・・バイト・アドレス・ビット、４０
６・・・メモリ・アドレス・レジスタ、４０７・・・ワ
ーク・レジスタ、４０８・・・ＡＬＵ、４０９・・・変
位の符号信号線、４１０・・・ＡＬＵの桁上り信号線、
４１１・・・符号と桁上シの排他的論理和を出力する回
路。
来の情報演算装置説明図、第３図は、従来のバイト・ア
ドレス演算のマイクロプログラムの流れ図、第４図は、
本発明の情報演算装置説明図、第５図は、本発明のバイ
ト・アドレス演算のマイクロプログラムの流れ図。 ４０１・・・基底アドレス・レジスタ、４０２・・・指
標レジスタ、４０３・・・変位レジスタ、４０４・・・
シフ７．４０５・・・バイト・アドレス・ビット、４０
６・・・メモリ・アドレス・レジスタ、４０７・・・ワ
ーク・レジスタ、４０８・・・ＡＬＵ、４０９・・・変
位の符号信号線、４１０・・・ＡＬＵの桁上り信号線、
４１１・・・符号と桁上シの排他的論理和を出力する回
路。
Claims (1)
- 【特許請求の範囲】 ワード・アドレス指定の基底アドレスを保持する基底ア
ドレス・レジスタと、バイト・アドレス指定の指標を保
持する指標レジスタと、バイト・アドレス指定の変位を
保持する変位レジスタと。 演算結果を１ピツト右シフトするシフタと、前記シフタ
の結果を保持するレジスタと、前記レジスタを入力とす
る演算装置から成る２バイトを１ワードとするワード・
アドレスの情報演算装置において、バイト・アドレス演
算が行なわれる場合、前記指標レジスタと前記変位レジ
スタを前記演算装置によって加算を行ない、その加算結
果の桁上り信号と前記変位レジスタの符号信号の排他的
論理和をとシ、前記シフタのシフト入力とする回路を設
けたことを特徴とする情報演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130816A JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130816A JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6024633A true JPS6024633A (ja) | 1985-02-07 |
| JPH0524536B2 JPH0524536B2 (ja) | 1993-04-08 |
Family
ID=15043379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130816A Granted JPS6024633A (ja) | 1983-07-20 | 1983-07-20 | 情報演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024633A (ja) |
-
1983
- 1983-07-20 JP JP58130816A patent/JPS6024633A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0524536B2 (ja) | 1993-04-08 |
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