JPS6024725A - 抵抗結合形ジヨセフソンダウンエツジ検出回路 - Google Patents
抵抗結合形ジヨセフソンダウンエツジ検出回路Info
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- JPS6024725A JPS6024725A JP58131073A JP13107383A JPS6024725A JP S6024725 A JPS6024725 A JP S6024725A JP 58131073 A JP58131073 A JP 58131073A JP 13107383 A JP13107383 A JP 13107383A JP S6024725 A JPS6024725 A JP S6024725A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
- H03K19/1954—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current
- H03K19/1956—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices with injection of the control current using an inductorless circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ランエツジ検出回路として知られている回路に関するも
のでおる。
のでおる。
これまで、ジョセフソンデバイスを用いた論理回路とし
てインダクタンス結合を利用した種々の論理回路や、電
流注入によりスイッチする種々の論理回路が提案されて
きた。しかし、ジョセフソンデバイスを用いた論理回路
は、ｗ１流制御形の回路であるため否定回路を構成する
のが＃！！ｌ： Ｌ、いという難点がある。従って入力
電流の立下りを検出すｌｏｐ 、、 Ｖｏｌ 、 ２４
． Ｎｎ２． ｐｐ、１４３−ｐｐ 、 １５４． Ｍ
ａｒｃｈ １９８０ ）に必須である。
てインダクタンス結合を利用した種々の論理回路や、電
流注入によりスイッチする種々の論理回路が提案されて
きた。しかし、ジョセフソンデバイスを用いた論理回路
は、ｗ１流制御形の回路であるため否定回路を構成する
のが＃！！ｌ： Ｌ、いという難点がある。従って入力
電流の立下りを検出すｌｏｐ 、、 Ｖｏｌ 、 ２４
． Ｎｎ２． ｐｐ、１４３−ｐｐ 、 １５４． Ｍ
ａｒｃｈ １９８０ ）に必須である。
従来、この工うな信号電流の立下りでスイッチするダウ
ンエツジ検出回路としては、２接合インクフェロメタの
しきい値特性の特徴を利用したＪＥＤ回路（Ｓ ａＭ、
Ｆａｒｉｓ ａｎｄ Ａ 、Ｄａｖｉｄｓｏｎ、 ＩＥ
ＥＥ Ｔｒａｎａ：Ｍａｇ 、、 Ｍｏｌ 、ＭＡＧ−
１５，Ｎｎ １． ｐｐ、４１ト４１９． Ｊａｎ 、
１９７９ ）や、トランスと電流注入形インタフェロ
メクゲート回路を組合せた回路や非対称な閾値を持つ干
渉計グ集、２８Ｐ刊−１０，ｐｐ、２７３．１９８２
）等が知られている。しかし、従来のこれらのダウンエ
ツジ検出回路として、インダクタンス結合によりスイッ
チするインタフェルメタゲート回路も°しくは、インダ
クタンスとジョセフンンデバイスとから構成され電、流
の注入によりスイッチする電流注入形インクラッチ回路
で信号振幅のゲインを十分取りたいために、インクフェ
ロメタのインダクタンスを小さくすることが壬きず、マ
スクバクーン上でのインダクタンス部の面積が大きくな
り、回路の高集積化が行えないという欠点がおった。
ンエツジ検出回路としては、２接合インクフェロメタの
しきい値特性の特徴を利用したＪＥＤ回路（Ｓ ａＭ、
Ｆａｒｉｓ ａｎｄ Ａ 、Ｄａｖｉｄｓｏｎ、 ＩＥ
ＥＥ Ｔｒａｎａ：Ｍａｇ 、、 Ｍｏｌ 、ＭＡＧ−
１５，Ｎｎ １． ｐｐ、４１ト４１９． Ｊａｎ 、
１９７９ ）や、トランスと電流注入形インタフェロ
メクゲート回路を組合せた回路や非対称な閾値を持つ干
渉計グ集、２８Ｐ刊−１０，ｐｐ、２７３．１９８２
）等が知られている。しかし、従来のこれらのダウンエ
ツジ検出回路として、インダクタンス結合によりスイッ
チするインタフェルメタゲート回路も°しくは、インダ
クタンスとジョセフンンデバイスとから構成され電、流
の注入によりスイッチする電流注入形インクラッチ回路
で信号振幅のゲインを十分取りたいために、インクフェ
ロメタのインダクタンスを小さくすることが壬きず、マ
スクバクーン上でのインダクタンス部の面積が大きくな
り、回路の高集積化が行えないという欠点がおった。
本発明の目的は、前述した従来のダウンエツジ検出回路
の欠点を除き、高速動作と高集積化が可能な抵抗結合形
ジョセフンンダウンエッジ検出回路を提供することにあ
る。
の欠点を除き、高速動作と高集積化が可能な抵抗結合形
ジョセフンンダウンエッジ検出回路を提供することにあ
る。
本発明によれば、互いに電磁気的に結合した１次巻線と
２次巻線とを有する・・変成器手段と前記２次巻線に直
列に接続された抵抗とジョセフンンデバイスを介して接
続された抵抗とジョセフソンテバイスとから構成される
抵抗結合形論理和回路とから成り、前記１次巻線に流れ
る電流が零に減少する時に前記抵抗結合形論理和回路の
状態が変化して前記電流のダウンエツジを検出すること
を特徴とする抵抗結合形ジョセフソンダウンエツジ検出
回路が得られる。以下図面を参照して本発明のさらに詳
細な説明を行なう。
２次巻線とを有する・・変成器手段と前記２次巻線に直
列に接続された抵抗とジョセフンンデバイスを介して接
続された抵抗とジョセフソンテバイスとから構成される
抵抗結合形論理和回路とから成り、前記１次巻線に流れ
る電流が零に減少する時に前記抵抗結合形論理和回路の
状態が変化して前記電流のダウンエツジを検出すること
を特徴とする抵抗結合形ジョセフソンダウンエツジ検出
回路が得られる。以下図面を参照して本発明のさらに詳
細な説明を行なう。
第１図は従来から知られているインクフエロメククゲー
ト回路を用いたダウンエツジ検出回路として、ジョセフ
ンン記憶装置のセンスバスに用いられているダウンエツ
ジ検出回路を示したものであ方の端子に直接接続されジ
肩セフソンデバイス１７と変成器１６とで閉回路を構成
する様に配置された抵抗１９とで構成されている。変成
器１６の一次巻線は端子２１．２２を通してセンス線に
接続され、端子２３．２４ とから電流注入形インクフ
ェロメタ１５にバイアス電流が供給される。以上の゛説
明から明らかな様に、従来のインタフェルメタゲート回
路を用いたダウンエツジ検出回路は、インダクタンス１
３、１４を必要とするため高速動作が難しく、インダク
タンス部があるため高集積化が難しいという欠点があっ
た。
ト回路を用いたダウンエツジ検出回路として、ジョセフ
ンン記憶装置のセンスバスに用いられているダウンエツ
ジ検出回路を示したものであ方の端子に直接接続されジ
肩セフソンデバイス１７と変成器１６とで閉回路を構成
する様に配置された抵抗１９とで構成されている。変成
器１６の一次巻線は端子２１．２２を通してセンス線に
接続され、端子２３．２４ とから電流注入形インクフ
ェロメタ１５にバイアス電流が供給される。以上の゛説
明から明らかな様に、従来のインタフェルメタゲート回
路を用いたダウンエツジ検出回路は、インダクタンス１
３、１４を必要とするため高速動作が難しく、インダク
タンス部があるため高集積化が難しいという欠点があっ
た。
第２図は、本発明の詳細な説明するための抵抗結合形ジ
ョセフソンダウンエツジ検出回路のブロック図を模式的
に示したものである。本発明による抵抗結合形ジョセフ
ンンダウンエッジ検出回路は、変成器手段１０１と抵抗
ジョセフンンデバイスとから構成されている抵抗結合形
論理和回路１０２と変成器手段１０１の２次巻線と抵抗
結合形論理和回路１０２の入力端子との間に直列に接続
されたジ言セフソンデバイス１０３と抵抗１０４と、変
成器手段１０１の２次巻線に並列に接続された抵抗１０
５とで構成される。入力信号は端子１０６．１０７に加
えられ変成諸手ｙ１０１の１次巻線を付勢する。抵抗結
合形論理和回路１０２は、従来から知られているＲＣＪ
Ｌ論理和回路（Ｊ 、５ｏｎｅ 、 Ｔ 、Ｙｏａｈｉ
ｄａ ａｎｄ Ｉ（、Ａｂｅ 。
ョセフソンダウンエツジ検出回路のブロック図を模式的
に示したものである。本発明による抵抗結合形ジョセフ
ンンダウンエッジ検出回路は、変成器手段１０１と抵抗
ジョセフンンデバイスとから構成されている抵抗結合形
論理和回路１０２と変成器手段１０１の２次巻線と抵抗
結合形論理和回路１０２の入力端子との間に直列に接続
されたジ言セフソンデバイス１０３と抵抗１０４と、変
成器手段１０１の２次巻線に並列に接続された抵抗１０
５とで構成される。入力信号は端子１０６．１０７に加
えられ変成諸手ｙ１０１の１次巻線を付勢する。抵抗結
合形論理和回路１０２は、従来から知られているＲＣＪ
Ｌ論理和回路（Ｊ 、５ｏｎｅ 、 Ｔ 、Ｙｏａｈｉ
ｄａ ａｎｄ Ｉ（、Ａｂｅ 。
Ａｐｐｌ 、Ｐｈｙｓ 、Ｌｅｆｆ 、、 Ｖｏｌ 、
、 ４０． ｋ８． ｐｐ、７４１−７４４．１９８２
）や公知のＪＡＷＳ論理和回路（Ｔ、Ａ、Ｆｕｌｔｏ
ｎ、 Ｓ、Ｓ。
、 ４０． ｋ８． ｐｐ、７４１−７４４．１９８２
）や公知のＪＡＷＳ論理和回路（Ｔ、Ａ、Ｆｕｌｔｏ
ｎ、 Ｓ、Ｓ。
Ｐｅｔ ａｎｄ Ｌ 、 Ｎ 、 Ｄｕｎｋｌｅｂｅｒ
ｇｅｒ、 Ａｐｐｌ 、 Ｐｂｙｓ 、 Ｌｅｔｔ 、
、 Ｖｏｌ 。
ｇｅｒ、 Ａｐｐｌ 、 Ｐｂｙｓ 、 Ｌｅｔｔ 、
、 Ｖｏｌ 。
３４、 Ｎｎ１Ｏ，ｐｐ、７０９−ｐｐ、７１１．１９
７９ ）等の抵抗結合形論理和回路で構成され、端子１
０８．１０９からバイアス電流の供給を受け、端子１１
０．１１１ へ出力信号を送り出す。抵抗１０４は変成
器手段１０１の２次巻線とジョ七フンンデバイス１０３
と抵抗結合形論理和回路１０２の入力部とで形成される
閉ループに磁末が捕獲されるのを防ぐと共に、抵抗結合
形な値に設定される。ジョセフソンデバイス１０３は、
変成器手段１０１の１次巻線を流れる入力信号の電流が
、矢印１２１方向に向って零から増大する時に、２次巻
線に誘起される矢印１２２方向の２次電流が閾値に達し
た時点で抵抗状態ヘスイッチし、変成器手段１０１の２
次巻線の電流を減衰させ、続いて入力信号の電流が規定
値又は最大値から零に減少する時には抵抗苓状悪にスイ
ッチしてその状態を保持して抵抗結合形論理和回路１０
２をスイッチさせる非線形抵抗として働（。なお、抵抗
結合形論理和回路１０２は、必要により第３、第４のバ
イアス端子が付加され、負のパイ−７ス電流等が供給さ
れても良い。
７９ ）等の抵抗結合形論理和回路で構成され、端子１
０８．１０９からバイアス電流の供給を受け、端子１１
０．１１１ へ出力信号を送り出す。抵抗１０４は変成
器手段１０１の２次巻線とジョ七フンンデバイス１０３
と抵抗結合形論理和回路１０２の入力部とで形成される
閉ループに磁末が捕獲されるのを防ぐと共に、抵抗結合
形な値に設定される。ジョセフソンデバイス１０３は、
変成器手段１０１の１次巻線を流れる入力信号の電流が
、矢印１２１方向に向って零から増大する時に、２次巻
線に誘起される矢印１２２方向の２次電流が閾値に達し
た時点で抵抗状態ヘスイッチし、変成器手段１０１の２
次巻線の電流を減衰させ、続いて入力信号の電流が規定
値又は最大値から零に減少する時には抵抗苓状悪にスイ
ッチしてその状態を保持して抵抗結合形論理和回路１０
２をスイッチさせる非線形抵抗として働（。なお、抵抗
結合形論理和回路１０２は、必要により第３、第４のバ
イアス端子が付加され、負のパイ−７ス電流等が供給さ
れても良い。
第３図は、第２図の抵抗結合形論理和回路１０２として
前述した公知のＲＣＪＬ論理和回路を用いた本発明によ
る抵抗結合形ジョセフソンダウンエツジ検出回路の第１
の実施例を示したものである。
前述した公知のＲＣＪＬ論理和回路を用いた本発明によ
る抵抗結合形ジョセフソンダウンエツジ検出回路の第１
の実施例を示したものである。
第１の実施例で、第２図の回路素子と同一の素子は同じ
番号で示してあり同じ機能を持つ。第２図の抵抗結合形
論理利回路１０２として３個のジョセフソンデバイス２
０２〜２０４と、抵抗２０５〜２０８とから成る接合Ｒ
ＣＪＬ論理和回路２０１を用いている。
番号で示してあり同じ機能を持つ。第２図の抵抗結合形
論理利回路１０２として３個のジョセフソンデバイス２
０２〜２０４と、抵抗２０５〜２０８とから成る接合Ｒ
ＣＪＬ論理和回路２０１を用いている。
第１の実施例におけるダウンエツジ検出の動作は以下の
ようにして行なわれる。先ず入力信号を加える前にＲＣ
ＪＬ論理和回路２０１に端子１０７から端子１０８の向
きにバイアス電流を付勢して置く。
ようにして行なわれる。先ず入力信号を加える前にＲＣ
ＪＬ論理和回路２０１に端子１０７から端子１０８の向
きにバイアス電流を付勢して置く。
バイアス電流値は、入力信号電流の大きさとダウンエツ
ジ検出回路の各素子の値を考慮して設定される。次に端
子１０５．１０６に加えられる入力信号の電流が零から
矢印１２１方向に増大すると、変成器手段１０１の２次
巻線に矢印１２２方向に２次電流が誘起される。この２
次電流は、ＲＣＪＬ論理利回。
ジ検出回路の各素子の値を考慮して設定される。次に端
子１０５．１０６に加えられる入力信号の電流が零から
矢印１２１方向に増大すると、変成器手段１０１の２次
巻線に矢印１２２方向に２次電流が誘起される。この２
次電流は、ＲＣＪＬ論理利回。
路２０１のスイッチングゲートであるジョセフソンデバ
イス２０３．２０４をバイアス電、流とは逆向きに流れ
るので、ＲＣＪＬ論理和回路２０１をスイッチさせない
。−万、ジョセフソンデバイス１０３の臨界スと、ジョ
セフソンデバイス１０３の抵抗状態での非線形な抵抗値
と等価容量と、抵抗１０４とでほぼ規定される時定数で
零に減衰させる。この変成器手段１０１の２久電流がほ
ぼ零に減衰した後、入カス１０３に以前とは逆方向に加
わりジョセフソンデバイスを抵抗零状態ヘリセットさせ
る。この時の２久電流は、ＲＣＪＬ論理和回路２０１の
スイッチングゲートであるジョセフソンデバイス２０３
．２０４金バイアス霜流と同一方向に流れており、２次
雷兎がさらに増大して最大値に達する以前にジョセフソ
ンデバイス２０３．２０４ｆｔ抵抗状態ヘスイソチさせ
る。即ちＲＣＪＬ論理和回路２０１は、入力信号Ｖぴも
の立下り時に誘起される２次電流で抵抗状態ヘスイッチ
する様に設計される。ジョセフソンデバイス２θ３．．
２０４が抵抗状態ヘスイソチすると、続いてジョセフソ
ンデバイス２０１が抵抗状態ヘスイッチし、出力端子１
０９．１１０に出力信号が現われる。一方変成器手段１
０１０２次電流は、抵抗１０４と抵抗２０５とジョセフ
ソンデノくイス１０３の閉回路で零に減衰され剋。ここ
で出力は、場合により端子１０７．１０８から取ること
も可能である。なお、第１の実施例のダウンエツジ検出
回路のりセットは、ジョセフソンデバイスを用いた回路
で公知の手段即ちバイアス電流を零にする手段によって
同様に行なわれる。
イス２０３．２０４をバイアス電、流とは逆向きに流れ
るので、ＲＣＪＬ論理和回路２０１をスイッチさせない
。−万、ジョセフソンデバイス１０３の臨界スと、ジョ
セフソンデバイス１０３の抵抗状態での非線形な抵抗値
と等価容量と、抵抗１０４とでほぼ規定される時定数で
零に減衰させる。この変成器手段１０１の２久電流がほ
ぼ零に減衰した後、入カス１０３に以前とは逆方向に加
わりジョセフソンデバイスを抵抗零状態ヘリセットさせ
る。この時の２久電流は、ＲＣＪＬ論理和回路２０１の
スイッチングゲートであるジョセフソンデバイス２０３
．２０４金バイアス霜流と同一方向に流れており、２次
雷兎がさらに増大して最大値に達する以前にジョセフソ
ンデバイス２０３．２０４ｆｔ抵抗状態ヘスイソチさせ
る。即ちＲＣＪＬ論理和回路２０１は、入力信号Ｖぴも
の立下り時に誘起される２次電流で抵抗状態ヘスイッチ
する様に設計される。ジョセフソンデバイス２θ３．．
２０４が抵抗状態ヘスイソチすると、続いてジョセフソ
ンデバイス２０１が抵抗状態ヘスイッチし、出力端子１
０９．１１０に出力信号が現われる。一方変成器手段１
０１０２次電流は、抵抗１０４と抵抗２０５とジョセフ
ソンデノくイス１０３の閉回路で零に減衰され剋。ここ
で出力は、場合により端子１０７．１０８から取ること
も可能である。なお、第１の実施例のダウンエツジ検出
回路のりセットは、ジョセフソンデバイスを用いた回路
で公知の手段即ちバイアス電流を零にする手段によって
同様に行なわれる。
以上の説明において、入力信号電流の立上り時にジョセ
フソンデバイス１０３がジョセフソンデ／（。
フソンデバイス１０３がジョセフソンデ／（。
イス２θ２より先にスイッチするとして鮨、明したが、
逆に入力信号電流の立上り時にジョセフソンテノ（イス
２０２が先にスイッチしても前述と同様の結果が得られ
る。ジョセフソンデバイス２０２が先にスイッチする場
合には、変成器手段１０１の２次巻ｐ）に流れる矢印１
２２方向の２次電流は、抵抗１０４と、抵抗２０５と、
ジョセフソンデバイス１０３との直列回路で決まる時定
数で零に減衰する。続いて、入力信号電流が立下る時に
は、ジョセフソンデフζイス２０２は、抵抗状態から超
伝導状態に復帰し、前述と同一の動作が得られる。第２
図の抵抗結合形論理和回路１０２として前述した公知の
ＪＡＷＳ ｆｉｉｔｆｉ理和回路を用いた本発明による
抵抗結合形ジョセフンンダウンエッジ検出回路の第２の
実施例を第４図に示す。ＪＡＷＳ論理和回路３０１は、
２個のジョセフソンデバイス３０２．３０３と抵抗３０
４と第３のバイアス端子３０５とで構成される。Ｊ Ａ
ＷＳ論理和回路３０１を用いたダウンエツジ検出回路の
第２の実施例の動作は、第１の実施例と全（同様に行な
われる。即ち入力信号電流の立上り時に変成器手段１０
１の２次巻線に誘起される矢印１２２方向の２次電流は
、ＪＡＷＳ論理和回路３０１のスイッチングゲートであ
るジョセフソンデバイス３０３’（５バイアス雷、流と
逆方向に流れ、ＪＡＷＳ論理オｎ回路３０１をスイッチ
させない。続いて、入力信号電流の立下り時に変成器手
段１０１の２次巻線に誘起される２次電流は矢印１２２
方向と逆方向になり、ジョセフソンデバイス３０３をバ
イアス′亀流と同一方向に流れ、２次電流とバイアス電
流との和がジョセフソ７ ｆ ハイス３０３の閾値に遅
した時点でジョセフソンデバイス３０３を抵抗状態ヘス
イッチさせる。ジョセフソンデバイス３０３のスイッチ
によりジョセフソンデバイス３０２は抵抗状態ヘスイソ
チし、端子１０９．１１０へ出力を生じさせる。抵抗１
０４とジョセフソンデバイス１０３、と変成器手段１０
１の電流の動作及び回路のリセットは第１の実施例と同
一である。
逆に入力信号電流の立上り時にジョセフソンテノ（イス
２０２が先にスイッチしても前述と同様の結果が得られ
る。ジョセフソンデバイス２０２が先にスイッチする場
合には、変成器手段１０１の２次巻ｐ）に流れる矢印１
２２方向の２次電流は、抵抗１０４と、抵抗２０５と、
ジョセフソンデバイス１０３との直列回路で決まる時定
数で零に減衰する。続いて、入力信号電流が立下る時に
は、ジョセフソンデフζイス２０２は、抵抗状態から超
伝導状態に復帰し、前述と同一の動作が得られる。第２
図の抵抗結合形論理和回路１０２として前述した公知の
ＪＡＷＳ ｆｉｉｔｆｉ理和回路を用いた本発明による
抵抗結合形ジョセフンンダウンエッジ検出回路の第２の
実施例を第４図に示す。ＪＡＷＳ論理和回路３０１は、
２個のジョセフソンデバイス３０２．３０３と抵抗３０
４と第３のバイアス端子３０５とで構成される。Ｊ Ａ
ＷＳ論理和回路３０１を用いたダウンエツジ検出回路の
第２の実施例の動作は、第１の実施例と全（同様に行な
われる。即ち入力信号電流の立上り時に変成器手段１０
１の２次巻線に誘起される矢印１２２方向の２次電流は
、ＪＡＷＳ論理和回路３０１のスイッチングゲートであ
るジョセフソンデバイス３０３’（５バイアス雷、流と
逆方向に流れ、ＪＡＷＳ論理オｎ回路３０１をスイッチ
させない。続いて、入力信号電流の立下り時に変成器手
段１０１の２次巻線に誘起される２次電流は矢印１２２
方向と逆方向になり、ジョセフソンデバイス３０３をバ
イアス′亀流と同一方向に流れ、２次電流とバイアス電
流との和がジョセフソ７ ｆ ハイス３０３の閾値に遅
した時点でジョセフソンデバイス３０３を抵抗状態ヘス
イッチさせる。ジョセフソンデバイス３０３のスイッチ
によりジョセフソンデバイス３０２は抵抗状態ヘスイソ
チし、端子１０９．１１０へ出力を生じさせる。抵抗１
０４とジョセフソンデバイス１０３、と変成器手段１０
１の電流の動作及び回路のリセットは第１の実施例と同
一である。
一号電流の立上り時に、２次巻線側に誘起される２次電
流の方向を抵抗結合形論理罪回路のバイアス電流と逆向
きにして抵抗結合形論理和回路を２次電流に不感応とし
、かつジョセフソンデバイスで構成される非線形な抵抗
を添入して２次電流を減衰させることにより、続いて信
号電流が立下る時に２次巻線側に信号電流の立上り時と
逆向きの２次電流が誘起されるようにし、この逆向きの
２欠電流を抵抗結合形購埋和回路のバイアス電流に加算
して抵抗結合形論理和回路をスイッチさせることにより
信号電流のダウンエツジを検出すること及び抵抗結合形
論理和回路を用いて回路の高速動作と高集積化を図った
ことを特徴としたものである。よって、本発明は抵抗結
合形論理和回路として第１及び第２の実施例で示したＲ
ＣＪ’Ｌ論理和回路及びＪ ＡＷＳ論理和回路以外のＤ
ＣＬ論理回路（Ｔ 、Ｒ、Ｇｈｅｅｗａｌａ ａｎｄ
Ａ 、Ｍｕｋｈｅｒｊｅｅ ；Ｊｏｓｅｐｈｓｏｎ ｄ
ｉｒｅ−ｃｔ ｃｏｕｐｌｅｄ ｌｏｇｉｃ （ＤＣＬ
）、 ” ＩＥＤｆｖｌ １９７９ Ｔｅｃｈ、Ｄｉｇ
。
流の方向を抵抗結合形論理罪回路のバイアス電流と逆向
きにして抵抗結合形論理和回路を２次電流に不感応とし
、かつジョセフソンデバイスで構成される非線形な抵抗
を添入して２次電流を減衰させることにより、続いて信
号電流が立下る時に２次巻線側に信号電流の立上り時と
逆向きの２次電流が誘起されるようにし、この逆向きの
２欠電流を抵抗結合形購埋和回路のバイアス電流に加算
して抵抗結合形論理和回路をスイッチさせることにより
信号電流のダウンエツジを検出すること及び抵抗結合形
論理和回路を用いて回路の高速動作と高集積化を図った
ことを特徴としたものである。よって、本発明は抵抗結
合形論理和回路として第１及び第２の実施例で示したＲ
ＣＪ’Ｌ論理和回路及びＪ ＡＷＳ論理和回路以外のＤ
ＣＬ論理回路（Ｔ 、Ｒ、Ｇｈｅｅｗａｌａ ａｎｄ
Ａ 、Ｍｕｋｈｅｒｊｅｅ ；Ｊｏｓｅｐｈｓｏｎ ｄ
ｉｒｅ−ｃｔ ｃｏｕｐｌｅｄ ｌｏｇｉｃ （ＤＣＬ
）、 ” ＩＥＤｆｖｌ １９７９ Ｔｅｃｈ、Ｄｉｇ
。
ｐｐ、４８２ （１９，７９） ）や４ＪＬ回路（Ｓ、
Ｔａｋａｄａ、 Ｓ、Ｋｏｓａｋａ。
Ｔａｋａｄａ、 Ｓ、Ｋｏｓａｋａ。
ａｎｄ Ｈ、Ｈａｙａｋａｗａ ；Ｃｕｒｒｅｎｔ Ｉ
ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ Ｇａｔｅ ｗｉｔｈＦ
ｏｕｒ Ｊｏｓｅｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｓ 、
” Ｊａｐａｎ 、Ｊ 、Ａｐｐ １ 、Ｐｈｙｓ、
。
ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ Ｇａｔｅ ｗｉｔｈＦ
ｏｕｒ Ｊｏｓｅｐｈｓｏｎ Ｊｕｎｃｔｉｏｎｓ 、
” Ｊａｐａｎ 、Ｊ 、Ａｐｐ １ 、Ｐｈｙｓ、
。
５ｕｐｐ１．１９−１． ｐｐ、６０７ （１９８０）
） 等の公知の抵抗結合形論理和回路を用いた他の実
施例をも含むもので、これらの場合においても、第１及
び第２の実施例と同様に本発明の高速動作と高集積化の
目的が達成される。
） 等の公知の抵抗結合形論理和回路を用いた他の実
施例をも含むもので、これらの場合においても、第１及
び第２の実施例と同様に本発明の高速動作と高集積化の
目的が達成される。
第１図は、従来から知られているダウンエツジ検出回路
の一例としてインクフエロメクゲート回路を用いた記憶
装置のセンスバスの一部を示したもの、第２図は本発明
の原理を示すための本発明による抵抗結合形ジョセフソ
ンダウンエツジ検出回路のブロック図の模式図 第３図
は本発明による抵抗結合形ジョセフソンダウンエツジ検
出回路の第１の実施例、第４図は同じく第２の実施例を
示したものである。 図において、１１．１２．１７・・・ジョセフソンデバ
イス、１３．１４ ・・・インダクタンス、１５甲イン
タフエｐメク、１６・・・変成器、１８．１９・・・抵
抗、２１．２２・・・信号入力端子、２２．２４ ・・
・バイアス端子兼出力端子、１０１・・・変成器手段、
１ｏ２・・・抵抗結合形論理和回路、１０３・・・非線
形抵抗用ジョセフソンデバイス、１０４・・・抵抗、１
ｏ５．１０６・・・信号入力端子、１０７、ｉｏｓ・・
・バイアス端子、１０９．１１０１０９、１１０・・・
出力端子、１２１・・・変成器手段の１次巻線の電流の
方向、１２２・・・変成器手段の２次巻線の電流の方向
、２０１・・・ＲＣＪＬ論理和回路、２０２．２０３．
２０４・・・論理和回路を構成するジョセフソンデバイ
ス、２０５．２０６．２０７．２０８・・・論理和回路
を構成する抵抗、３０１・・・ＪＡＷＳ論理和回路、３
０２．３０３・・・論理和回路を構成するジョセフンン
デバイス、３０４・・・論理和回路を構成する抵抗、３
０５・・・第３のバイアス端子。 特許出願人 エズ扼モ１シ頂 ）＋１田梼叶第 １ 図 ３ 集２図 第３目 ２？１ 第４回 ０１ ノ ０８
の一例としてインクフエロメクゲート回路を用いた記憶
装置のセンスバスの一部を示したもの、第２図は本発明
の原理を示すための本発明による抵抗結合形ジョセフソ
ンダウンエツジ検出回路のブロック図の模式図 第３図
は本発明による抵抗結合形ジョセフソンダウンエツジ検
出回路の第１の実施例、第４図は同じく第２の実施例を
示したものである。 図において、１１．１２．１７・・・ジョセフソンデバ
イス、１３．１４ ・・・インダクタンス、１５甲イン
タフエｐメク、１６・・・変成器、１８．１９・・・抵
抗、２１．２２・・・信号入力端子、２２．２４ ・・
・バイアス端子兼出力端子、１０１・・・変成器手段、
１ｏ２・・・抵抗結合形論理和回路、１０３・・・非線
形抵抗用ジョセフソンデバイス、１０４・・・抵抗、１
ｏ５．１０６・・・信号入力端子、１０７、ｉｏｓ・・
・バイアス端子、１０９．１１０１０９、１１０・・・
出力端子、１２１・・・変成器手段の１次巻線の電流の
方向、１２２・・・変成器手段の２次巻線の電流の方向
、２０１・・・ＲＣＪＬ論理和回路、２０２．２０３．
２０４・・・論理和回路を構成するジョセフソンデバイ
ス、２０５．２０６．２０７．２０８・・・論理和回路
を構成する抵抗、３０１・・・ＪＡＷＳ論理和回路、３
０２．３０３・・・論理和回路を構成するジョセフンン
デバイス、３０４・・・論理和回路を構成する抵抗、３
０５・・・第３のバイアス端子。 特許出願人 エズ扼モ１シ頂 ）＋１田梼叶第 １ 図 ３ 集２図 第３目 ２？１ 第４回 ０１ ノ ０８
Claims (1)
- 互いに電磁気的に結合した１次巻線と２次巻線とを有す
る変成器手段と、前記２次巻線に直列さ形論理和回路の
状態が変化して前記電流のダウンエツジを検出すること
を特徴とする抵抗結合形ジ目セフソンダウンエッジ検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131073A JPS6024725A (ja) | 1983-07-20 | 1983-07-20 | 抵抗結合形ジヨセフソンダウンエツジ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58131073A JPS6024725A (ja) | 1983-07-20 | 1983-07-20 | 抵抗結合形ジヨセフソンダウンエツジ検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6024725A true JPS6024725A (ja) | 1985-02-07 |
Family
ID=15049357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58131073A Pending JPS6024725A (ja) | 1983-07-20 | 1983-07-20 | 抵抗結合形ジヨセフソンダウンエツジ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024725A (ja) |
-
1983
- 1983-07-20 JP JP58131073A patent/JPS6024725A/ja active Pending
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