JPS60249416A - Ｉｃ用イニシヤライズ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＩＣ用イニシャライズ回路、特にデジタルエＣ
の電源投入時における初期設定に用いるイニシャライズ
パルスを発生するイニシャライズ回路に関する。

〔発明の技術的背゛景〕

ＩＣを使用する場合、一般に電源投入時に初期設定を行
う必要がある。従来は、第３図に示すようにＩＣチップ
２１［は初期設定用端子２２が設けられており、この端
子２２に外付は抵抗２３を接続し、更に外付はコンデン
サ２４を介して電源ＶＤＤを接続して用いる。端子２２
には電源投入時に第４図に示す電圧パルスが発生し、こ
の電圧パルスは第５図に示すようにインバータ２５を介
してイニシャライズパルスとしてＩＣの各回路を初期設
定する。

〔背景技術の問題点〕

従来のイニシャライズ回路は、工Ｃチップ上にＩＣ本来
の機能に必要な端子の他にもう１つ初期設定用端子を設
けねばならず、また、初期設定を行うために外付けの抵
抗およびコンデンサが必要である。初期設定のためだけ
に端子１つを占有させることは、ＩＣチップのスペース
を無駄にするという欠点になり、また、外付けの部品を
必要とすることは、実装上のスペースの無駄および部品
コストが高くなるという点で欠琲となる。

〔発明の目的〕

そこで本発明は、初期設定のためだけに工Ｃの１つの端
子を占有してしまうことなく、かつ、外付は部品の不要
なＩＣ用イニシャライズ回路を提供することを目的とす
る。

〔発明の概要〕

本発明の特徴は、ｌＣ用イニンヤライズ回路において、
ともにソースが接地されたＮチャネルＭＯ８ＦＥＴであ
る第１および第２のトランジスタを設け、第２のトラン
ジスタのドレインを第１のトランジスタのゲートに接続
し、この第２のトランジスタのドレインに抵抗を介して
電源を接続し、電源投入時の電源電圧の立上りとともに
第２のトランジスタのドレイン電圧を立上らせることに
より第１のトランジスタをＯＮにし、この第１のトラン
ジスタがＯＮシた後所定時間経過後に第２のトランジス
タをＯＮさせる遅延回路によって第２のトランジスタラ
ＯＮにし、第２のトランジスタのドレイン電圧を降下さ
せることにより第２のトランジスタのドレインにパルス
電圧を発生させ、これをイニシャライズパルスとして用
いるようにした点にある。

〔発明の実施例〕

第１図に本発明の一実施例の回路図を示す。まず、この
回路の構成について説明する。、ＮチャネルＭＯ８）ラ
ンジスタ１および２のソースはともに接地される。トラ
ンジスタ２のドレインは抵抗６および５を介して電源Ｖ
ＤＤに接続される。トランジスタ１のドレインは抵抗８
および７を介して、バイポーラトランジスタ４のエミッ
タに接続される。トランジスタ１のゲートはトランジス
タ２のドレインにノードａ［おいて接続される。トラン
ジスタ２のゲートは抵抗７および８の接続点であるノー
ドｂに接続される。トランジスタ４のコレクタは電源Ｖ
ＤＤに接続され、トランジスタ４のベースは、バイポー
ラトランジスタ３０ペースに接続される。バイポーラト
ランジスタ３のコレクタおよびエミッタは互いに接続さ
れ、更にこれらは抵抗５および６の接続点であるノード
ＣＫ接続される。このバイポーラトランジスタ３はエミ
ッタ・ベース間の逆方向降伏電圧を利用したツェナトラ
ンジスタを構成する。ノードａの電圧はインバータ９お
よびｌＯを介してノードｄにおいて本イニシャライズ回
路の出力として取出される。本回路ではトランジスタ３
および４、ならびに抵抗７および８が遅延回路１１を構
成している。

次にこの回路の動作について説明する。第２図はこの動
作説明図であり、同図（ａ３は電源電圧ＶＤＤ　％同図
（１））はノードａの電圧ｖａ、同図（Ｃ）はノードｄ
の電圧Ｖｄを示す。横軸はそれぞれ時間ｔをあられす。

いま、時間ｔ　ｗ　ｔｌにおいて電源が投入されたと仮
定する。電源電圧ＶＤＤは１．＝１１〜ｔ３の量体々に
増加し、ｔ　ｗ　ｔ３において定常状態に達し安定する
。ノードａの電圧ｖａはトランジスタ２がＯＦＦであれ
ばｖＤＤに比例して増加する。従って第８図（１））に
示すように１−１．から徐々に増加する。

電圧Ｖａはトランジスタ１のゲートに供給されるため、
電圧ｖａが増加するとトランジスタ１はＯＮになる。こ
の時点ではまだトランジスタ２はＯＦＦのままであり、
電圧ｖａは依然として増加する。　またトランジスタ３
および４もともにＯＦＦ状態である。

電圧Ｖａとともに増加するノードＣの電圧ＶＣが一定値
、例えばｖＤＤの定常値のΣに達すると、トランジスタ
３がツェナトランジスタとして動作し、ツェナ電流がベ
ースに流れ、トランジスタ４がＯＮとなる。これにより
ノードｂの電圧ｖｂが増加し、電圧ｖｂがトランジスタ
２をＯＮにする電圧、例えばＶＤＤの定常値の百に、時
間１．．１２において適すると、トランジスタ２が叶と
なり、市、圧ＶａはほぼＯｖにまで降下する。このよう
にしてノードａには第２図（１１１に示すような電、圧
パルスが得られる。

この電圧パルスはインバータ９および１０を介してノー
ドｄでも得られる。ノードｄで得られる電圧パルスはイ
ンバータにより、いくらか波形が′ｆＬまることになる
が、第２図（Ｃ）に示すようにほぼノードａにおけるパ
ルスと同様のものとなる。このパルスを用いて工Ｃ内部
回路の初期設定が行われる。

ノードｄで得られるイニシャライズパルスの幅は各トラ
ンジスタおよび抵抗の特性によって決定される。各抵抗
値は例えば、抵抗５．６．７の抵抗値をＲとし、抵抗８
の抵抗値を、Ｒとすることができる。

〔発明の効果〕

以上のとおり本発明によれば、ＩＣ用イニシャライズ回
路において、２つのトランジスタを時間間隔をおいてＯ
Ｎにするように構成しイニシャライズパルスを得るよう
にしたため、初期設定のためだけに工Ｃの１つの端子を
占有してしまうことなく、かつ、外付は部品も不要とな
る。

【図面の簡単な説明】

第１図は本発明に係る工Ｃ用イニシャライズ回路の回路
図、第２図は第１図に示す回路の動作説明図、第３図は
従来のＩＣ用イニシャライズ回路の回路説明図、第４図
は第３図に示す回路によって発匝したイニシャライズノ
くルスの説明図、第５図に１第３図に示す回路のより詳
細な回路説明図である。 １．２・・・Ｎテヤネ、ｒＩ／ＭＯ８）ランジスタ、３
，４・・・バイポーラトランジスタ、５〜８・・・抵抗
、９゜ｌＯ・・・インバータ、１１・・・遅延回路、２
１・・・工Ｃテップ、２２・・・初期設定端子、２３・
・・抵抗、２４・・・コンデンサ、四・・・インバータ
。 出願人代理人　猪　股　清 燃　１　口 し２　口 汽　３　閏 朽４　圀 も５　凶

Claims (1)

1. 【特許請求の範囲】 １、ソースが接地されたＮチャネルＭＯ８ＦＥＴである
   第１のトランジスタと、 ソースが接地されドレインが前記第１のトランジスタの
   ゲートに接続されたＮチャネルＭＯ８ＦＦｉＴである第
   ２のトランジスタと、前記第２のトランジスタのドレイ
   ンと電源との間に互いに直列接続されて挿入された第１
   の抵抗および第２の抵抗と、 前記第１のトランジスタのドレイン、前記第２のトラン
   ジスタのゲート、および前記第１の抵抗と前記第２の抵
   抗との接続点にそれぞれ接続され、前記第１のトランジ
   スタがＯＮシた後所定時間経過後に、前記第２のトラン
   ジスタをＯＮにするために必要な電圧を前記第２のトラ
   ンジスタのゲートに供給する遅延回路と、 をそなえ、 前記第２のトランジスタのドレイン電圧をイニシャライ
   ズパルスとして取出すことを特徴とする１０用イニシャ
   ライズ回路。 ２、遅延回路が、 第１のトランジスタのドレインと第２のトランジスタの
   ゲートとの間に接続された第３の抵抗と、 エミッタとコレクタとがともに第１の抵抗と第２の抵抗
   との接続点に接続され、ツェナトランジスタとして動作
   するバイポーラ型の第３のトランジスタと、 ベースが前記第３のトランジスタのベースに接続され、
   コレクタが電源に接続されたバイポーラ型の第４のトラ
   ンジスタと、 前記第４のトランジスタのエミッタと前記第２のトラン
   ジスタのゲートとの間に接続された第４の抵抗と、 を有することを特徴とする特許請求の範囲第１項記載の
   ｌＣ用イニシャライズ回路。