JPS60250436A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS60250436A JPS60250436A JP59105281A JP10528184A JPS60250436A JP S60250436 A JPS60250436 A JP S60250436A JP 59105281 A JP59105281 A JP 59105281A JP 10528184 A JP10528184 A JP 10528184A JP S60250436 A JPS60250436 A JP S60250436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は自由度の大きいステートの分岐或い（は共用が
可能なマイクロプログラム制御９５式に関する。
可能なマイクロプログラム制御９５式に関する。
従来例の構成とその問題点
マイクロプログラムによる制御方式は命令のステートを
共用することで全体のステート数を減少させることが可
能であるが、ステートの分岐条件が多くなると分岐制御
回路が複雑になってし捷う。
共用することで全体のステート数を減少させることが可
能であるが、ステートの分岐条件が多くなると分岐制御
回路が複雑になってし捷う。
従来のマイクロプログラム制御方式の従来例を第１図及
び第２図を参照しながら説明する。
び第２図を参照しながら説明する。
図において、１は命令コードを一時記憶する命令レジス
タ（Ｉ 、Ｒ）、２はその出力をデコードするＰＬＡ形
式のデコーダ（Ｐ ＬＡ ｄｅｃ、 ）、３は次に実行
すべきステートのアドレス（ＮＸＴＡＤＲ）と、分岐条
件（ＢＲＣＯＮＤ）と、分岐の有無を示すフラグ（ＦＬ
ＡＧ）と、命令レジスタ１の出力の一部とを入力し、分
岐先アドレスを後記マイクロ命令ポインタにセットする
分岐制御回路（ＢＲＣ）、４は現在実行中のステートの
アドレスを一時記憶するマイクロ命令ポインタ（ＭＩＰ
）、６はその出力をデコードするＲＯＭ形式のデコーダ
（ＲＯＭｄｅｃ、）、６は命令の最初のステートたけ前
記ＰＬＡ形式のデコーダ２の出力を選択し、その後のス
テートでは前記ＲＯＭ形式のデコーダ５の出力を選択す
る選択信号線、７はＰＬＡ形式デコーダ２或いはＲＯＭ
形式デコーダ６の出力をエンコードするエンコーダであ
る。このエンコーダ７の出力の一部がＮＸＴＡＤＲ信号
として分岐制御回路３に加えられている。
タ（Ｉ 、Ｒ）、２はその出力をデコードするＰＬＡ形
式のデコーダ（Ｐ ＬＡ ｄｅｃ、 ）、３は次に実行
すべきステートのアドレス（ＮＸＴＡＤＲ）と、分岐条
件（ＢＲＣＯＮＤ）と、分岐の有無を示すフラグ（ＦＬ
ＡＧ）と、命令レジスタ１の出力の一部とを入力し、分
岐先アドレスを後記マイクロ命令ポインタにセットする
分岐制御回路（ＢＲＣ）、４は現在実行中のステートの
アドレスを一時記憶するマイクロ命令ポインタ（ＭＩＰ
）、６はその出力をデコードするＲＯＭ形式のデコーダ
（ＲＯＭｄｅｃ、）、６は命令の最初のステートたけ前
記ＰＬＡ形式のデコーダ２の出力を選択し、その後のス
テートでは前記ＲＯＭ形式のデコーダ５の出力を選択す
る選択信号線、７はＰＬＡ形式デコーダ２或いはＲＯＭ
形式デコーダ６の出力をエンコードするエンコーダであ
る。このエンコーダ７の出力の一部がＮＸＴＡＤＲ信号
として分岐制御回路３に加えられている。
第２図に示すように３種の命令ａ、ｂ、Ｃがあり、第２
ステートで、それぞれの命令毎に演算モードが異なり、
かつ４つのアドレッシングモードを持つ場合には、最初
のＰＬＡ形式デコーダ２による制御から１（ＯＭ形式デ
コーダらの制御に移行する際、１２方向に分岐する必要
がある。その場合一般に命令レジスタ１の出力の一部を
分岐先アドレスに組込み、マイクロ命令ポインタ４にセ
ットする機能が分岐制御回路３に必要である。
ステートで、それぞれの命令毎に演算モードが異なり、
かつ４つのアドレッシングモードを持つ場合には、最初
のＰＬＡ形式デコーダ２による制御から１（ＯＭ形式デ
コーダらの制御に移行する際、１２方向に分岐する必要
がある。その場合一般に命令レジスタ１の出力の一部を
分岐先アドレスに組込み、マイクロ命令ポインタ４にセ
ットする機能が分岐制御回路３に必要である。
なお第２図で黒丸はＰ Ｌ Ａ ｄｅｃ、使用、白丸は
ＲＯＭｄｅｃ、使用を示している。
ＲＯＭｄｅｃ、使用を示している。
従来の方式ではステートの合流は簡単に行なえるが、分
岐には分岐制御回路に多くの）・−ドウエアを必要とし
、しかも第２Ａに示すように第２ステートのデコード数
が増加するという問題点があった０ またＰＬＡ形式デコーダだけを用いた場合には、第２図
Ｂに示すように第２ステートで複数のデコード線を同時
にイネーブルすることができるので第２ステートのデコ
ード数は減少するが、ステートの共用が困難な為第４ス
テートのように同じ処理をするステートでも命令毎にデ
コードしなければならないという問題点があった。
岐には分岐制御回路に多くの）・−ドウエアを必要とし
、しかも第２Ａに示すように第２ステートのデコード数
が増加するという問題点があった０ またＰＬＡ形式デコーダだけを用いた場合には、第２図
Ｂに示すように第２ステートで複数のデコード線を同時
にイネーブルすることができるので第２ステートのデコ
ード数は減少するが、ステートの共用が困難な為第４ス
テートのように同じ処理をするステートでも命令毎にデ
コードしなければならないという問題点があった。
発明の目的
本発明は上記問題点を解消するもので、ステートの共用
により命令全体のステート数を減少させ、かつステート
の分岐制御回路を簡単化するマイクロプログラム制御装
置を提供することを目的とする。
により命令全体のステート数を減少させ、かつステート
の分岐制御回路を簡単化するマイクロプログラム制御装
置を提供することを目的とする。
発明の構成
本発明は、命令コートを一時記憶する命令レジスタ表、
前記命令レジスタの出力とマイクロ命令ポインタの出力
とを入力してデコードするＰＬＡ形式のデコーダと、次
に実行すべきステートのアドレスとステート分岐条件を
示す信号と分岐の有無を示すフラグとを入力とし、分岐
先アドレスを変更する分岐制御回路と、分岐先ステート
のアドレスを一時記憶する前記マイクロ命令ポインタと
、前記マイクロ命令ポインタの出力をデコードするＲＯ
Ｍ形式のデコーダと、前記ＰＬＡ形式デコーダの出力か
或いは前記ＲＯＭ形式デコーダの出力のうちどちらを選
択するかを示す選択手段を有したマイクロプログラム制
御装置であり、命令全体゛のステート数を減小させ、簡
単な分岐制御回路で自由度の大きいステートの分岐或い
は共用を可能にすることができるものである。
前記命令レジスタの出力とマイクロ命令ポインタの出力
とを入力してデコードするＰＬＡ形式のデコーダと、次
に実行すべきステートのアドレスとステート分岐条件を
示す信号と分岐の有無を示すフラグとを入力とし、分岐
先アドレスを変更する分岐制御回路と、分岐先ステート
のアドレスを一時記憶する前記マイクロ命令ポインタと
、前記マイクロ命令ポインタの出力をデコードするＲＯ
Ｍ形式のデコーダと、前記ＰＬＡ形式デコーダの出力か
或いは前記ＲＯＭ形式デコーダの出力のうちどちらを選
択するかを示す選択手段を有したマイクロプログラム制
御装置であり、命令全体゛のステート数を減小させ、簡
単な分岐制御回路で自由度の大きいステートの分岐或い
は共用を可能にすることができるものである。
実施例の説明
第３図は本発明の一実施例におけるマイクロプログラム
制御装置の構成を示すものであり、１と５と６と７は従
来例と同じ、３２はマイクロ命令ポインタの一部を入力
としているほかは従来例のＰＬＡ形式デコーダ２と同じ
、３３は次に実行すべきステートのアドレスと、分岐条
件と、分岐の有無を示すフラグとを入力とし、分岐アド
レスを決定する分岐制御回路で、従来例と異なり命令レ
ジスタ１の出力を入力していない。３４は分岐先ステー
トのアドレスを一時記憶するマイクロ命令ポインタで、
後記ゲート３８により命令の最終実行サイクルでリセッ
トされる。ゲート３８は前記マイクロ命令ポインタ３４
をリセットするゲートである。３９は命令の最終実行サ
イクルを示すＬＡＳＴ信号、３１０はＲＯＭ形式デコー
ダ５の出力を使用することを示すＵＳＥＲＯＭ信号であ
る。
制御装置の構成を示すものであり、１と５と６と７は従
来例と同じ、３２はマイクロ命令ポインタの一部を入力
としているほかは従来例のＰＬＡ形式デコーダ２と同じ
、３３は次に実行すべきステートのアドレスと、分岐条
件と、分岐の有無を示すフラグとを入力とし、分岐アド
レスを決定する分岐制御回路で、従来例と異なり命令レ
ジスタ１の出力を入力していない。３４は分岐先ステー
トのアドレスを一時記憶するマイクロ命令ポインタで、
後記ゲート３８により命令の最終実行サイクルでリセッ
トされる。ゲート３８は前記マイクロ命令ポインタ３４
をリセットするゲートである。３９は命令の最終実行サ
イクルを示すＬＡＳＴ信号、３１０はＲＯＭ形式デコー
ダ５の出力を使用することを示すＵＳＥＲＯＭ信号であ
る。
以上のように構成された本実施例のマイクロプログラム
制御装置について以下、動作について説明する。
制御装置について以下、動作について説明する。
第４図に示すように２サイクルで実行する命令１と３サ
イクルで実行する命令２があり、命令１゜命令２共最後
のサイクルでＲＯＭ形式のデコーダ６の出力を選択して
使う命令である。ＵＳＥＲＯＭ信づ３１０１ｒＪ：次の
ステートでＲＯＭ形式のデコート５の出力をイ史う［寺
にイネーブルとなるので、それをタイミングＳ１ でデ
ィレーさせたＲＯＭ５Ｔ信月６は命令デコートのうちＲ
’ＯＭ形式のデコーダ５の出力を選択するサイクルにイ
ネーブルとなる。従ってそのサイクルではデコーダ５の
出力をエンコードして制御信号Ｓｉｇ １が作られる。
イクルで実行する命令２があり、命令１゜命令２共最後
のサイクルでＲＯＭ形式のデコーダ６の出力を選択して
使う命令である。ＵＳＥＲＯＭ信づ３１０１ｒＪ：次の
ステートでＲＯＭ形式のデコート５の出力をイ史う［寺
にイネーブルとなるので、それをタイミングＳ１ でデ
ィレーさせたＲＯＭ５Ｔ信月６は命令デコートのうちＲ
’ＯＭ形式のデコーダ５の出力を選択するサイクルにイ
ネーブルとなる。従ってそのサイクルではデコーダ５の
出力をエンコードして制御信号Ｓｉｇ １が作られる。
命令１の第１ステートと命令２の第１ステート及び第２
ステートは、その逆でデコーダ３２の出力をエンコード
して制御信号Ｓｉｇ １が作られる。
ステートは、その逆でデコーダ３２の出力をエンコード
して制御信号Ｓｉｇ １が作られる。
命令２のように第２ステート１てＰＬＡ形式のデコーダ
３２の出力を選択可能にすることにより、第５図に示す
ように命令毎に演算モードを決定するデコード線とアド
レッシングモードを決定するデコード線を分けることが
できる。なお、第５図で黒丸はＰＬＡｄｅｃ、使用、白
丸はＲＯＭｄｅｃ。
３２の出力を選択可能にすることにより、第５図に示す
ように命令毎に演算モードを決定するデコード線とアド
レッシングモードを決定するデコード線を分けることが
できる。なお、第５図で黒丸はＰＬＡｄｅｃ、使用、白
丸はＲＯＭｄｅｃ。
使用を示している。従って例えばアドレッシングモード
２を使う命令ａの場合には、ａｄｒｍ ２を出力するデ
コード線と、命令ａの演算モードを出力するデコード線
とをステート２で同時に出力する。
２を使う命令ａの場合には、ａｄｒｍ ２を出力するデ
コード線と、命令ａの演算モードを出力するデコード線
とをステート２で同時に出力する。
従来例ではステート２が、ＲＯＭ形式のデコーＩ・６か
ら出力するので、同時に２本のデコード線を出力するこ
とはできない。
ら出力するので、同時に２本のデコード線を出力するこ
とはできない。
以上のようにＰＬＡ形式のデコーダ出力を使用すること
により命令全体のステート数つ捷りデコード線を大幅に
減少させることができる。
により命令全体のステート数つ捷りデコード線を大幅に
減少させることができる。
発明の効果
本発明は第２ステート以後もＰＬＡ形式デコーダの出力
を使用可能にすることで、ステートの分岐制御回路が簡
単化され、かつ命令全体のステート数を大幅減少できる
ものである。従ってその実用的効果は大きい。
を使用可能にすることで、ステートの分岐制御回路が簡
単化され、かつ命令全体のステート数を大幅減少できる
ものである。従ってその実用的効果は大きい。
説明する為のステート分岐図、第３図は本発明にゞおけ
る一実施例゛のマイクロプログラム制御装置のブロック
図、第４図は同実施例の動作を説明する為のタイミング
図、第６図は同実施例のステートの分岐を説明するため
のステート分岐図である。 １・・命令レジスタ、３２ ・・ ＰＬＡ形式デコーダ
（第１のデコーダ）、３３・・・分岐制御回路、３４・
・・マイクロ命令ポインタ、６・・・・ＲＯＭ形式デコ
ーダ（第２のデコーダ）、６・・・選択信号、７・・・
・・エンコーダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名花１
図 第２図 算１スｆ−Ｆ 算２ｎ−ｆ １−７７−ト第 ３ 図 １が゛イ２ノν 第５図 ・ αｔｅｒｍ ／ ・ ａｔｔｒｐｎ ２ ・ 久にｆＭｊ ・ ａｄｒｔｒｔ４ ＃ｌスフー） 算２λ７−ト
る一実施例゛のマイクロプログラム制御装置のブロック
図、第４図は同実施例の動作を説明する為のタイミング
図、第６図は同実施例のステートの分岐を説明するため
のステート分岐図である。 １・・命令レジスタ、３２ ・・ ＰＬＡ形式デコーダ
（第１のデコーダ）、３３・・・分岐制御回路、３４・
・・マイクロ命令ポインタ、６・・・・ＲＯＭ形式デコ
ーダ（第２のデコーダ）、６・・・選択信号、７・・・
・・エンコーダ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名花１
図 第２図 算１スｆ−Ｆ 算２ｎ−ｆ １−７７−ト第 ３ 図 １が゛イ２ノν 第５図 ・ αｔｅｒｍ ／ ・ ａｔｔｒｐｎ ２ ・ 久にｆＭｊ ・ ａｄｒｔｒｔ４ ＃ｌスフー） 算２λ７−ト
Claims (1)
- 命令コードを一時記憶する命令レジスタと、現在実行中
のステートのアドレスを一時記憶するマイクロ命令ポイ
ンタと、前記命令レジスタの出力と前記マイクロ命令ポ
インタの出力とを入力してデコードする第１のデコーダ
と、前記マイクロ命令ポインタの出力をデコーダする第
２のデコーダ゛ と、前記第１のデコーダ出力と前記第
２のデコーダ出力を選択して出力する選択手段と、前記
選択手段により選択された出力をエンコードして制御信
号を作るエンコーダと、次に実行すべきステートのアド
レスとステート分岐条件を示す信号と分岐の有無を示す
フラグとを入力とし、分岐アドレスを前記マイクロ命令
ポインタにセットする分岐制御回路を有したことを特徴
とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528184A JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10528184A JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60250436A true JPS60250436A (ja) | 1985-12-11 |
| JPH0247770B2 JPH0247770B2 (ja) | 1990-10-22 |
Family
ID=14403289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10528184A Expired - Lifetime JPH0247770B2 (ja) | 1984-05-24 | 1984-05-24 | Maikuropuroguramuseigyosochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247770B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0449457U (ja) * | 1990-08-31 | 1992-04-27 |
-
1984
- 1984-05-24 JP JP10528184A patent/JPH0247770B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0247770B2 (ja) | 1990-10-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |