JPS60250454A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS60250454A JPS60250454A JP10573084A JP10573084A JPS60250454A JP S60250454 A JPS60250454 A JP S60250454A JP 10573084 A JP10573084 A JP 10573084A JP 10573084 A JP10573084 A JP 10573084A JP S60250454 A JPS60250454 A JP S60250454A
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- Japan
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- memory
- signal
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- control signal
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
（技術分野）
本発明は、ＣＰ ｔＪ ＜ Ｃ０ｎｔｒａｌ ｐ ｒｏ
ｃｅｓｓｉｎｇｔＪｎｉｔ）を用いｌ、：システムにお
（プるメモリ制御装量に関する。 （従来技術） 第４図は従来のＣＰＵを用いたシス１ムの一例を示す構
成ブロック図である。このシステムはＣｐ ｕ ｉ、’
、メインメモリ２．ＣＰＬＪ１とメモリ２と−のインタ
ーフェース部であるメ［り制御装＠３゜入出力装置４及
びクロック発生器５を含んで構成されている。ＣＰＵ
１ 、メモリシリ御装置３及び入出力装置４はそれぞれ
アドレスバスＡ １ 、 ｆ−タバスＤ１．システムの
制御信号線Ｃ１によって結合され、又メモリ２とメモリ
制御装Ｕ３とはメモリアドレスバスＡ２．メモリデータ
バスＤ２及びメモリ制御信号線Ｃ２によって結合してい
る。 クロック発生器５からは信号線Ｃ３を介し−′ｃＣＰＵ
１及びメモリ制御装置３３にクロック信号ＣＬＫが供給
されており、ＣＰ’Ｕ１はこのクロック信号に同期して
動作するヶ又メモリ制御装置３はＣＰＵ１からの制御信
号及びクロック信号ＣＬＫからメモリ２の制御信号をつ
くる。 第５図はメモリ制御装置３の動作の一例を示づ゛タイム
チャートである。このタイムチャートにおいて、（イ）
はクロック信号ＣＬ Ｋであり、（ロ）及び（ハ） ４
１いずれもＣ）） Ｕ １から出力されるアドレス（３
号△ｌ、） Ｒ及び戸ドレス確定信号ＡＳで、クロック
信号ＣＬ Ｋと同期している。（ニ）
ｃｅｓｓｉｎｇｔＪｎｉｔ）を用いｌ、：システムにお
（プるメモリ制御装量に関する。 （従来技術） 第４図は従来のＣＰＵを用いたシス１ムの一例を示す構
成ブロック図である。このシステムはＣｐ ｕ ｉ、’
、メインメモリ２．ＣＰＬＪ１とメモリ２と−のインタ
ーフェース部であるメ［り制御装＠３゜入出力装置４及
びクロック発生器５を含んで構成されている。ＣＰＵ
１ 、メモリシリ御装置３及び入出力装置４はそれぞれ
アドレスバスＡ １ 、 ｆ−タバスＤ１．システムの
制御信号線Ｃ１によって結合され、又メモリ２とメモリ
制御装Ｕ３とはメモリアドレスバスＡ２．メモリデータ
バスＤ２及びメモリ制御信号線Ｃ２によって結合してい
る。 クロック発生器５からは信号線Ｃ３を介し−′ｃＣＰＵ
１及びメモリ制御装置３３にクロック信号ＣＬＫが供給
されており、ＣＰ’Ｕ１はこのクロック信号に同期して
動作するヶ又メモリ制御装置３はＣＰＵ１からの制御信
号及びクロック信号ＣＬＫからメモリ２の制御信号をつ
くる。 第５図はメモリ制御装置３の動作の一例を示づ゛タイム
チャートである。このタイムチャートにおいて、（イ）
はクロック信号ＣＬ Ｋであり、（ロ）及び（ハ） ４
１いずれもＣ）） Ｕ １から出力されるアドレス（３
号△ｌ、） Ｒ及び戸ドレス確定信号ＡＳで、クロック
信号ＣＬ Ｋと同期している。（ニ）
【よメ七り制御信
＋シ（メモリセレク（・１おシ）Ｃ８で、アドレス（ｆ
ｉ号Ａ Ｄ Ｒをデ：１−ドしたちのくメモリセレクト
）と、アドレス確定信号に３の論理積によってつくられ
る。又、ここでは、更に、クロック信号ＣＬ Ｋの立十
かりてサンプリングしてメモ１ノ制御伯号σ不４つくっ
ている。これは、アドレス信号ΔＤ Ｒをデーコードし
たものと、アドレス確定伯＠Ｎ１の論理積Ｉどけの場合
、アドレス信号のデー】−１−に多くの時間がかかった
場合、アドレス確定１ハ号に３との時間関係が前後し、
メモリ制御信号面にグリッジ（ひげ）が発生してしまう
のを防止するためである。 このような動作をなす従来のメモリ制御装置にＪ３いて
は、メＩり制御信号で１がアドレス信号をデコードした
ものと、アドレス確定信号ＡＳの論理積からつくられて
いるため、アドレスが確定してからメモリ制ｉｌｌ信号
Ｕ不によってメモリ２の読出しく又１は書込み）動作が
開始づるまてか４１りの０４間がかかる。それ故に、メ
モリによってアクセスタイムが遅いものに対し又は、こ
の１］スタイムが原因でＣＰ ｔＪ １に待ち時間が入
るという問題があった。 （発明の目的） 本発明は、このような点に鑑みてなされたもので、その
目的は、ＣＰＵからのアドレス信号が変化したら、速や
かにメモリに対して起動をかけ、メモリのアクセスタイ
ムを有効に使用することによって、スピードの遅いメモ
リを使用してもＣＰｏが持ち時間無しでメモリにｊ７ク
セスできるメモリ制御装置を実現することにある。 （発明の構成） このよう４丁目的を達成する本発明は、ＣＰｔＪにアド
レスバスを介して結合しメモリが選択されたことを知ら
せるアドレスデコーダと、前記アドレスバスに結合しこ
のアドレスバス上のアドレス信号が変化したことを検出
づるアドレス変化検出回路と、前記アドレスデコーダか
らの信号、前記ア１’ ＋ノス変１ヒ検出回ｉ３ ｆＩ
口）の信ｙ−３を入力し前記アドレス変化１’）’！出
回路からのイ：；号が入力されＩこ時メモリのアク１？
ス（ｅ ”ｊ（Ｓ）るためのメ七り制御信号をメモリに
向ｌノて出力させるメｔり制御信号光イ１−回路とを備
えたことを特徴とするものである。 （実施例） 以■（、図面を参照し本発明の実施例を詳細に説明づる
。 第１図は本発明に係る装置の一例を承り構成ブロック図
である、２この図において、３１はメモリ２へのメしり
制御信号を発生するメモリ制御信号発生回路、ご３２は
アドレスバスＡ１及び制御信号線Ｃ１に結合し、メｔり
が選択されたことを知らせるアドレスデコーダ、３３は
アドレスバスＡ１上のアドレスＦ＝ ＠ Ａ Ｄ Ｒを
メモリアドレス信号に変操づる変換器、３４ ｔ、ｌデ
ータバスＤ１とメモリデータバスＤ２との間に設けられ
た双方向データバス制御部、３５はアドレスバス△１に
結合し、アドレス信号の変化を検出づるアドレス変化検
出回路で、ここからの検出信号はメモリ制御信号発生回
路３１に印加される。 このように構成された装置において、アドレスバスＡ
Ｉ Ｊ：、でアドレス信号が変化すると、このアドレス
信号の変化がアドレス変化検出回路３５で検出され、ア
ドレス信ぺが変化し！、：ことを示１信＠Ｓ丁をメモリ
制御信号発生回路３１に送出づる。 メ七り制御信号発生回路３１はこの信号ＳＴを受けると
メモリ２をアクセスづるための動作を開始づる。 即ら、メモリ制御信号発生回路３１はアドレスデコーダ
３２からメモリ２が選択されｌこというイ３丹が印加さ
れる前に動作を開始し、メモリ２にメ ７モリ制御部号
Ｏ８を出力させる。このときのメモリ制御信号Ｃ８はメ
モリ２の内容を壊さない信号であって、メモリ２のアク
セスを早めるために用いられる。 第２図はメモリ２としてＤ ＲＡ Ｍ （Ｄ ｙｎａｍ
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）を
用いた場合のシステムに適用した本発明メモリ制御装置
の他の例を示す構成ブロック図である。この装置におい
ては、制御１３号線Ｃ１にＩｉ！ｉ合し、Ｃ）） ＬＪ
１からのアクセス終了時の））ドレス不確定時間を検
出づるアドレス変化検出禁ＩＪ−回路３６を設り、ここ
からの信号をアドレス変化検出回路３５に印加さＶると
共に、ＣＩ〕Ｕ １に接続されるアドレスバスＡ１上の
アドレスとメモリ制御信号発生回路３１に接続されるリ
フレッシュン′ドレスバスＡ２上のアドレスとを切り換
えるセレクタ３７を設け、セレクタ３７で選択したアド
レスをＩ） ＩＩ Ａ Ｍアドレスとして出力でるもの
である。 このように描成しｌこ装置において、アドレスデコーダ
３２はＣＰ （Ｊ １から送られてくるアドレス信号Ａ
ＤＲをデコードして、メモリ２が選択されｌζことをメ
〔り制御信号発生回路３１に知らせる。 アドレス変化検出回路３５はとドレス変化検出禁止回路
ζ３６から禁止信号が出力されていないとき、メモリ制
御信号発生回路３１にアドレス信号が変化しＩ、：こと
を知らせる。メモリ制御信号発生回路３１はこの信号を
受けるとメモリ２に向けてＤＲると共に、セレクタ３３
７に、ＣＰＵｌｈ日らの１１〜レス信号と、リフレッシ
スフ１〜レス信号の切換（Ｎｉ号及びローアトレスと二
コラム７１〜レスの切換１３号を出力する。更に、又、
データバス制御部（バッファ１ ）ζ３４に双方向デー
タバスを制御するための制御信号を出力する。又、ＤＲ
ＡＭのリフレッシュ時には、セレクタ３７にリフレツシ
フアドレス信号を出力する。 第３図は第２図装置の動作の一例を示すタイムチャー１
へである。この図において、（イ）はクロック信号ＣＬ
Ｋを示している。又、（［１）はＣＰＵｌから出力され
るアドレス信号へＤＲ，（ハ）はアドレス確定信号Ａｓ
で、いずれもクロック信号ＣＬＫに同期している。 第
２図において、アドレス変化検出禁止回路３６は（ハ）
に示すアドレス確定信号Ａｓを（イ）に示づクロック信
号ＣＬＫ″Ｃ−サンプリングし、アドレス確定信号ＡＳ
がハイレベルになってアドレスが不確定になることを検
出し、（ニ）に示すインヒビット（ＩＮ’ＨＩＢＩＴ）
信号をアドレス変化検出口ｖ！Ｊ３５に出力づる。この
アドレス変化検出回路３５はインヒヒツ［−１乙号が１
−１−レベルどなると、その！Ｆ）Ｊ作が禁］Ｌされる
。 ノ′ドレス変化検出回路３５は（ニ）に承りインヒじッ
ト信号かハイレベルにある時、クロック信号ＣＬＫのつ
下がりでアドレスの変化を検出し、メ［り制御信号発生
回路３．１に検出信号、（メモリスタート信号）を）ス
る。メ”モリ制御信号発生回路３１はこの検出信号を受
（Ｊ、（ボ）に示すようなＲＡ Ｓ信号をメモリ（ＤＲ
ＡＭ）２に送り、Ｄ□ＲＡＭはローアドレスを取り込ん
で一作を開始ザる。 アドレスデコーダ３２では（ロ）に示すアドレス信号△
ＤＲのデ二ｌ−ドと、（ハ）に示づアドレス確定信号Ａ
ｓの論理積をとることによっ−（メモリ２が間違い＜≧
・く選択されたことを検出し、メモリ制御化８允生回路
３１に検出信号を送る。メモリ制御イ３号発牛回路３１
は、これによって（へ）に示りよう４’（０△Ｓ Ｉｉ
Ｘ号を梵生じ、これをメモリ（ＤＲＡＭ）２に送り、メ
モリ２はこれによりコラムアドレスを取り込んで、実際
のメモリの読出しくあるいは幽込１ノ）動作を行う。叉
、メモリ制御信号発生回路３１では、メモリ２のリフレ
ッシュどｃｐｕｉからのアクセスの切換信号や、ローノ
アドレス、コラムアドレスの切換えを（ト）に示１よう
に行う１＝めの切換信号をレレクタ３７に送出づると共
に、双方向データバスを制御するための制御信号をデー
タバス制御部３４に出力する。 尚、第２図はメモリ２としてＩ） ＲＡ Ｍを用いた揚
台であるが、ＳＲΔＭ （３ｔａｔｉｃ Ｒａｎｄｏｍ
Ａ ＣＣｅ５５Ｍ ０ＩＩｌＯｒｌ／ ）を用いるよう
にしてもよい。 （発明の効宋） 以上説明したように、本発明は、アドレスバスに結合づ
るアドレス変化検出回路を設（づ、ここでｃ２”；ｕか
らのアドレス信号が変化したらそれをいも早く検出し、
速やかにメモリに対して起動をかけるようにしたもので
、本発明によればスピードの赴いＤＲＡＭのようなメモ
リを使用してもＣＰＵは侍も時間無しでメモリにアクセ
スできるメモリ制御装置が実現できる。
＋シ（メモリセレク（・１おシ）Ｃ８で、アドレス（ｆ
ｉ号Ａ Ｄ Ｒをデ：１−ドしたちのくメモリセレクト
）と、アドレス確定信号に３の論理積によってつくられ
る。又、ここでは、更に、クロック信号ＣＬ Ｋの立十
かりてサンプリングしてメモ１ノ制御伯号σ不４つくっ
ている。これは、アドレス信号ΔＤ Ｒをデーコードし
たものと、アドレス確定伯＠Ｎ１の論理積Ｉどけの場合
、アドレス信号のデー】−１−に多くの時間がかかった
場合、アドレス確定１ハ号に３との時間関係が前後し、
メモリ制御信号面にグリッジ（ひげ）が発生してしまう
のを防止するためである。 このような動作をなす従来のメモリ制御装置にＪ３いて
は、メＩり制御信号で１がアドレス信号をデコードした
ものと、アドレス確定信号ＡＳの論理積からつくられて
いるため、アドレスが確定してからメモリ制ｉｌｌ信号
Ｕ不によってメモリ２の読出しく又１は書込み）動作が
開始づるまてか４１りの０４間がかかる。それ故に、メ
モリによってアクセスタイムが遅いものに対し又は、こ
の１］スタイムが原因でＣＰ ｔＪ １に待ち時間が入
るという問題があった。 （発明の目的） 本発明は、このような点に鑑みてなされたもので、その
目的は、ＣＰＵからのアドレス信号が変化したら、速や
かにメモリに対して起動をかけ、メモリのアクセスタイ
ムを有効に使用することによって、スピードの遅いメモ
リを使用してもＣＰｏが持ち時間無しでメモリにｊ７ク
セスできるメモリ制御装置を実現することにある。 （発明の構成） このよう４丁目的を達成する本発明は、ＣＰｔＪにアド
レスバスを介して結合しメモリが選択されたことを知ら
せるアドレスデコーダと、前記アドレスバスに結合しこ
のアドレスバス上のアドレス信号が変化したことを検出
づるアドレス変化検出回路と、前記アドレスデコーダか
らの信号、前記ア１’ ＋ノス変１ヒ検出回ｉ３ ｆＩ
口）の信ｙ−３を入力し前記アドレス変化１’）’！出
回路からのイ：；号が入力されＩこ時メモリのアク１？
ス（ｅ ”ｊ（Ｓ）るためのメ七り制御信号をメモリに
向ｌノて出力させるメｔり制御信号光イ１−回路とを備
えたことを特徴とするものである。 （実施例） 以■（、図面を参照し本発明の実施例を詳細に説明づる
。 第１図は本発明に係る装置の一例を承り構成ブロック図
である、２この図において、３１はメモリ２へのメしり
制御信号を発生するメモリ制御信号発生回路、ご３２は
アドレスバスＡ１及び制御信号線Ｃ１に結合し、メｔり
が選択されたことを知らせるアドレスデコーダ、３３は
アドレスバスＡ１上のアドレスＦ＝ ＠ Ａ Ｄ Ｒを
メモリアドレス信号に変操づる変換器、３４ ｔ、ｌデ
ータバスＤ１とメモリデータバスＤ２との間に設けられ
た双方向データバス制御部、３５はアドレスバス△１に
結合し、アドレス信号の変化を検出づるアドレス変化検
出回路で、ここからの検出信号はメモリ制御信号発生回
路３１に印加される。 このように構成された装置において、アドレスバスＡ
Ｉ Ｊ：、でアドレス信号が変化すると、このアドレス
信号の変化がアドレス変化検出回路３５で検出され、ア
ドレス信ぺが変化し！、：ことを示１信＠Ｓ丁をメモリ
制御信号発生回路３１に送出づる。 メ七り制御信号発生回路３１はこの信号ＳＴを受けると
メモリ２をアクセスづるための動作を開始づる。 即ら、メモリ制御信号発生回路３１はアドレスデコーダ
３２からメモリ２が選択されｌこというイ３丹が印加さ
れる前に動作を開始し、メモリ２にメ ７モリ制御部号
Ｏ８を出力させる。このときのメモリ制御信号Ｃ８はメ
モリ２の内容を壊さない信号であって、メモリ２のアク
セスを早めるために用いられる。 第２図はメモリ２としてＤ ＲＡ Ｍ （Ｄ ｙｎａｍ
ｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）を
用いた場合のシステムに適用した本発明メモリ制御装置
の他の例を示す構成ブロック図である。この装置におい
ては、制御１３号線Ｃ１にＩｉ！ｉ合し、Ｃ）） ＬＪ
１からのアクセス終了時の））ドレス不確定時間を検
出づるアドレス変化検出禁ＩＪ−回路３６を設り、ここ
からの信号をアドレス変化検出回路３５に印加さＶると
共に、ＣＩ〕Ｕ １に接続されるアドレスバスＡ１上の
アドレスとメモリ制御信号発生回路３１に接続されるリ
フレッシュン′ドレスバスＡ２上のアドレスとを切り換
えるセレクタ３７を設け、セレクタ３７で選択したアド
レスをＩ） ＩＩ Ａ Ｍアドレスとして出力でるもの
である。 このように描成しｌこ装置において、アドレスデコーダ
３２はＣＰ （Ｊ １から送られてくるアドレス信号Ａ
ＤＲをデコードして、メモリ２が選択されｌζことをメ
〔り制御信号発生回路３１に知らせる。 アドレス変化検出回路３５はとドレス変化検出禁止回路
ζ３６から禁止信号が出力されていないとき、メモリ制
御信号発生回路３１にアドレス信号が変化しＩ、：こと
を知らせる。メモリ制御信号発生回路３１はこの信号を
受けるとメモリ２に向けてＤＲると共に、セレクタ３３
７に、ＣＰＵｌｈ日らの１１〜レス信号と、リフレッシ
スフ１〜レス信号の切換（Ｎｉ号及びローアトレスと二
コラム７１〜レスの切換１３号を出力する。更に、又、
データバス制御部（バッファ１ ）ζ３４に双方向デー
タバスを制御するための制御信号を出力する。又、ＤＲ
ＡＭのリフレッシュ時には、セレクタ３７にリフレツシ
フアドレス信号を出力する。 第３図は第２図装置の動作の一例を示すタイムチャー１
へである。この図において、（イ）はクロック信号ＣＬ
Ｋを示している。又、（［１）はＣＰＵｌから出力され
るアドレス信号へＤＲ，（ハ）はアドレス確定信号Ａｓ
で、いずれもクロック信号ＣＬＫに同期している。 第
２図において、アドレス変化検出禁止回路３６は（ハ）
に示すアドレス確定信号Ａｓを（イ）に示づクロック信
号ＣＬＫ″Ｃ−サンプリングし、アドレス確定信号ＡＳ
がハイレベルになってアドレスが不確定になることを検
出し、（ニ）に示すインヒビット（ＩＮ’ＨＩＢＩＴ）
信号をアドレス変化検出口ｖ！Ｊ３５に出力づる。この
アドレス変化検出回路３５はインヒヒツ［−１乙号が１
−１−レベルどなると、その！Ｆ）Ｊ作が禁］Ｌされる
。 ノ′ドレス変化検出回路３５は（ニ）に承りインヒじッ
ト信号かハイレベルにある時、クロック信号ＣＬＫのつ
下がりでアドレスの変化を検出し、メ［り制御信号発生
回路３．１に検出信号、（メモリスタート信号）を）ス
る。メ”モリ制御信号発生回路３１はこの検出信号を受
（Ｊ、（ボ）に示すようなＲＡ Ｓ信号をメモリ（ＤＲ
ＡＭ）２に送り、Ｄ□ＲＡＭはローアドレスを取り込ん
で一作を開始ザる。 アドレスデコーダ３２では（ロ）に示すアドレス信号△
ＤＲのデ二ｌ−ドと、（ハ）に示づアドレス確定信号Ａ
ｓの論理積をとることによっ−（メモリ２が間違い＜≧
・く選択されたことを検出し、メモリ制御化８允生回路
３１に検出信号を送る。メモリ制御イ３号発牛回路３１
は、これによって（へ）に示りよう４’（０△Ｓ Ｉｉ
Ｘ号を梵生じ、これをメモリ（ＤＲＡＭ）２に送り、メ
モリ２はこれによりコラムアドレスを取り込んで、実際
のメモリの読出しくあるいは幽込１ノ）動作を行う。叉
、メモリ制御信号発生回路３１では、メモリ２のリフレ
ッシュどｃｐｕｉからのアクセスの切換信号や、ローノ
アドレス、コラムアドレスの切換えを（ト）に示１よう
に行う１＝めの切換信号をレレクタ３７に送出づると共
に、双方向データバスを制御するための制御信号をデー
タバス制御部３４に出力する。 尚、第２図はメモリ２としてＩ） ＲＡ Ｍを用いた揚
台であるが、ＳＲΔＭ （３ｔａｔｉｃ Ｒａｎｄｏｍ
Ａ ＣＣｅ５５Ｍ ０ＩＩｌＯｒｌ／ ）を用いるよう
にしてもよい。 （発明の効宋） 以上説明したように、本発明は、アドレスバスに結合づ
るアドレス変化検出回路を設（づ、ここでｃ２”；ｕか
らのアドレス信号が変化したらそれをいも早く検出し、
速やかにメモリに対して起動をかけるようにしたもので
、本発明によればスピードの赴いＤＲＡＭのようなメモ
リを使用してもＣＰＵは侍も時間無しでメモリにアクセ
スできるメモリ制御装置が実現できる。
第１図及び第２図は本発明に係る装置の一例を示り構成
ブＬ１ツク図、第３図は第２図装置の動作の一例を承り
タイムヂレート、第４ Ｌ々目Ｊ従来装置４の一例を示
り４１６成ブ［１７９図、第５図はイの動作の一例を示
すタイムＦ ｔ −ｔ〜である。 １・・・ＣＰ ｊＪ ２・・・メ七り ３″Ｉ・・・メ〔り制ｉｌｌ装買 Ｊ３１・・・メしり制御（Ｍ ’＞’：発で［回路３）
２・・・ツノトレスト１−グ ３５）・・・アドレス（り化検出回路 尼１図 ３ １パ ・、 ）
ブＬ１ツク図、第３図は第２図装置の動作の一例を承り
タイムヂレート、第４ Ｌ々目Ｊ従来装置４の一例を示
り４１６成ブ［１７９図、第５図はイの動作の一例を示
すタイムＦ ｔ −ｔ〜である。 １・・・ＣＰ ｊＪ ２・・・メ七り ３″Ｉ・・・メ〔り制ｉｌｌ装買 Ｊ３１・・・メしり制御（Ｍ ’＞’：発で［回路３）
２・・・ツノトレスト１−グ ３５）・・・アドレス（り化検出回路 尼１図 ３ １パ ・、 ）
Claims (1)
- 【特許請求の範囲】 ＣＩ” ｔＪにアドレスバスを介して結合しメモリが選
択されｌ、＝ことを知らせるアドレスデコーダと、前記
アドレスバスに結合しこのアドレスバス上のアドレス信
号が変化し１．：ことを検出するアドレス変化検出回路
と、前記アドレスデコーダからの信号、前記アドレス変
化検出回路からの信号を入力し前記アドレス変化検出回
路からの信号が入力され／、：時メモリのアクセスを早
めるためのメモリ制御信号をメモリに向ｔＪで出力させ
るメモリ制御信号発生回路とを備えたメモリ制御装置。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10573084A JPS60250454A (ja) | 1984-05-25 | 1984-05-25 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10573084A JPS60250454A (ja) | 1984-05-25 | 1984-05-25 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250454A true JPS60250454A (ja) | 1985-12-11 |
Family
ID=14415406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10573084A Pending JPS60250454A (ja) | 1984-05-25 | 1984-05-25 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250454A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136150A (ja) * | 1986-11-27 | 1988-06-08 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH01100240U (ja) * | 1987-12-22 | 1989-07-05 | ||
| JP2005524175A (ja) * | 2002-04-30 | 2005-08-11 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路における不揮発性メモリからのデータをフェッチするための方法及び対応する集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5081038A (ja) * | 1973-11-16 | 1975-07-01 | ||
| JPS5383542A (en) * | 1976-12-29 | 1978-07-24 | Mitsubishi Electric Corp | Memory unit control system for arithmetic processor |
-
1984
- 1984-05-25 JP JP10573084A patent/JPS60250454A/ja active Pending
Patent Citations (2)
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