JPS60250676A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60250676A JPS60250676A JP59105996A JP10599684A JPS60250676A JP S60250676 A JPS60250676 A JP S60250676A JP 59105996 A JP59105996 A JP 59105996A JP 10599684 A JP10599684 A JP 10599684A JP S60250676 A JPS60250676 A JP S60250676A
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- Japan
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- gate
- oxide film
- phosphorus
- film
- floating gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
- H10D30/685—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔＠明の技術分野〕
本発明は半導体記憶装置に関し、特にＥＦＲＯＭ。
Ｂ” ＦＲＯＭデバイス等の半導体記憶装置の信頼性を
向上させるものである。
向上させるものである。
従来、２層ヂリシリコ／ゲートのＥＰＲＯＭセルはあ１
図（ａ）〜（ｄ）に示すような工程により製造されてい
る。
図（ａ）〜（ｄ）に示すような工程により製造されてい
る。
まず、Ｐｆｉシリコン基ｒＬ１表面にフィールド酸化ａ
２を形成し水抜、フィールド酸化膜２に囲まれた基板１
表面に第１のゲート酸化膜となる熱酸化膜３１形成する
。次に、全面に７ｇ２−ナインググートとなる第１の多
結晶シリコン膜４を堆積した後、例えばＰＯＣＩ！、を
拡散源として第１の多結晶シリコン膜４にリンをドーグ
する。
２を形成し水抜、フィールド酸化膜２に囲まれた基板１
表面に第１のゲート酸化膜となる熱酸化膜３１形成する
。次に、全面に７ｇ２−ナインググートとなる第１の多
結晶シリコン膜４を堆積した後、例えばＰＯＣＩ！、を
拡散源として第１の多結晶シリコン膜４にリンをドーグ
する。
この際、第１の多結晶シリコンボ４中のリン濃度は６
Ｘ ｌ Ｏ”Ｃｌ１ｌ−”程度とする。つづいて、熱酸
化を行ない第１の多結晶シリコンｌＩ４の表面に第２の
ゲート酸化膜となるポリシリコンＩＩ 化Ｊｌ１５ｔ−
形成する。つづいて、全面にコントロールゲートとなる
第２の多結晶シリコン＠６を堆積した後、例えばＰＯＣ
／、を拡散源として第２の多結晶シリコン膜６にリンを
ドープする（第１図（１）図示）。次いで、第２の多結
晶シリコン膜６上忙ホトレジストパターン７を形成した
後、これをマスクとして第２の多結晶シリコン膜６、ポ
リシリコン酸化膜５、第１の多結晶シリコン膜４及び熱
酸化膜３ｔ−順次エツチングし、基板１上に第１のゲー
ト酸化膜８、フローティングゲート９、第２のゲート酸
化膜ｉｏ及びコントロールゲート１１を形成する。つづ
いて、ソー＋ ス、ドレイン形成のためのＡｓ のイオン注入を行なう
（同図（ｂ）図示）。次いで、前記ホトレジストパター
ン７を除去した後、後酸化を行ない露出し℃いる基板１
１フローテイングゲート９及びコントロールゲートｌＩ
の表面を熱酸化膜１２に、変換する。これと同時にヒ素
を活性化させてＮｆｆ１ソース、ドレイン領域１３．１
４ｆ形成する（同図（Ｃ）図示）。次いで、全面にＣＶ
Ｄ酸化膜１５を堆積した後、コンタクトホールを開孔し
、更に全面ＫＡｊ＝ｉ蒸着した後、パターニングしてソ
ース、ドレイン電極１５．１６ｆ形成し、ＥＦＲＯＭセ
ルを製造する（同図（ｄ）図示）。
Ｘ ｌ Ｏ”Ｃｌ１ｌ−”程度とする。つづいて、熱酸
化を行ない第１の多結晶シリコンｌＩ４の表面に第２の
ゲート酸化膜となるポリシリコンＩＩ 化Ｊｌ１５ｔ−
形成する。つづいて、全面にコントロールゲートとなる
第２の多結晶シリコン＠６を堆積した後、例えばＰＯＣ
／、を拡散源として第２の多結晶シリコン膜６にリンを
ドープする（第１図（１）図示）。次いで、第２の多結
晶シリコン膜６上忙ホトレジストパターン７を形成した
後、これをマスクとして第２の多結晶シリコン膜６、ポ
リシリコン酸化膜５、第１の多結晶シリコン膜４及び熱
酸化膜３ｔ−順次エツチングし、基板１上に第１のゲー
ト酸化膜８、フローティングゲート９、第２のゲート酸
化膜ｉｏ及びコントロールゲート１１を形成する。つづ
いて、ソー＋ ス、ドレイン形成のためのＡｓ のイオン注入を行なう
（同図（ｂ）図示）。次いで、前記ホトレジストパター
ン７を除去した後、後酸化を行ない露出し℃いる基板１
１フローテイングゲート９及びコントロールゲートｌＩ
の表面を熱酸化膜１２に、変換する。これと同時にヒ素
を活性化させてＮｆｆ１ソース、ドレイン領域１３．１
４ｆ形成する（同図（Ｃ）図示）。次いで、全面にＣＶ
Ｄ酸化膜１５を堆積した後、コンタクトホールを開孔し
、更に全面ＫＡｊ＝ｉ蒸着した後、パターニングしてソ
ース、ドレイン電極１５．１６ｆ形成し、ＥＦＲＯＭセ
ルを製造する（同図（ｄ）図示）。
ＢＰ［１Ｍセルのフローティングゲート９におけるデー
タ保持を確実にするためには、上述したようにフローテ
ィングゲート９中の不純物（す０−３ ン）濃度を６ＸｌＯ（ｍ 程度の高濃度とする必要があ
ることが知られている。一方、ＲＦＲＯＭデバイスの高
集積化、高速化に伴って第１のゲート酸化膜８の薄膜化
が要求され℃いる。しかし、薄い第１のゲート酸化膜８
にピンホール的なものが存在している場合にはフローテ
ィングゲート９中の高濃度の不純物が第１のゲート酸化
膜８ｔ−突きぬけて基板ｌ中に拡散し、その結果ゲート
リークが発生する。また、周辺回路のゲート電極ｔ−７
０−ティングゲートとなるｌＡｌの多結晶シリコン膜で
形成した場合には、同様なゲートリークのために回路動
作が不安定となる。
タ保持を確実にするためには、上述したようにフローテ
ィングゲート９中の不純物（す０−３ ン）濃度を６ＸｌＯ（ｍ 程度の高濃度とする必要があ
ることが知られている。一方、ＲＦＲＯＭデバイスの高
集積化、高速化に伴って第１のゲート酸化膜８の薄膜化
が要求され℃いる。しかし、薄い第１のゲート酸化膜８
にピンホール的なものが存在している場合にはフローテ
ィングゲート９中の高濃度の不純物が第１のゲート酸化
膜８ｔ−突きぬけて基板ｌ中に拡散し、その結果ゲート
リークが発生する。また、周辺回路のゲート電極ｔ−７
０−ティングゲートとなるｌＡｌの多結晶シリコン膜で
形成した場合には、同様なゲートリークのために回路動
作が不安定となる。
このようなことがらＥＦＲＯＭデバイスの信頼性及び歩
留りが著しく低下することになる・同様な欠点はＥ”Ｆ
ＲＯＭデバイスにおいても生じることは勿論である。
留りが著しく低下することになる・同様な欠点はＥ”Ｆ
ＲＯＭデバイスにおいても生じることは勿論である。
本発明は上記事情に鑑みてなされたものであり、データ
保持特性を損なうことなくゲートリークを抑制し、信頼
性及び歩留りの高い半導体記憶装置を提供しようとする
ものである。
保持特性を損なうことなくゲートリークを抑制し、信頼
性及び歩留りの高い半導体記憶装置を提供しようとする
ものである。
〔発明の概要〕 ・
ＥＦＲＯＭセルあるいはＥｉ” ＦＲＯＭセルのフロー
ティングゲートのコントロールゲートに対する保持耐圧
はフローティングゲートの平坦Ｓ（第１図（ｂ）中Ｘで
表示）上に形成されるポリシリコン酸化膜とフローティ
ングゲートとの界面の７スベリテイによって決定される
。この場合、なめらかな界面を得てコントロールゲート
に附する保持耐圧ｆ、亮くするにはフローティングゲー
ト中の不純物濃度全ある程度の高濃度（例えば４ ｘ
１ ｇ”ｃｍ−３程度）とする必要がある。しかし、フ
ローティングゲートの平坦部の不純物濃度を高くしすぎ
る（例えば６ＸＩＱ”ｍ 以上）とゲートリークが生じ
易くなる。
ティングゲートのコントロールゲートに対する保持耐圧
はフローティングゲートの平坦Ｓ（第１図（ｂ）中Ｘで
表示）上に形成されるポリシリコン酸化膜とフローティ
ングゲートとの界面の７スベリテイによって決定される
。この場合、なめらかな界面を得てコントロールゲート
に附する保持耐圧ｆ、亮くするにはフローティングゲー
ト中の不純物濃度全ある程度の高濃度（例えば４ ｘ
１ ｇ”ｃｍ−３程度）とする必要がある。しかし、フ
ローティングゲートの平坦部の不純物濃度を高くしすぎ
る（例えば６ＸＩＱ”ｍ 以上）とゲートリークが生じ
易くなる。
゛ 一方、フリーテイングゲートのドレインに対する保
持耐圧はフローティングゲートのはは直角な加工エツジ
（ｉｔ図（ｂ）中Ｙで表示）の酸化後の界面形状によっ
て決定される。この場合、なめらかな界面形状を得てド
レインに対する保以上）とする必要がある０ 本発明は上記知見に基づいてなされたものであり、フリ
ーテイングゲートに含まれる不純物の濃度を、フルーテ
ィングゲートの平坦部よりも側面部で高濃度としたこと
を特徴とする半導体記憶装置を骨子とするものである。
持耐圧はフローティングゲートのはは直角な加工エツジ
（ｉｔ図（ｂ）中Ｙで表示）の酸化後の界面形状によっ
て決定される。この場合、なめらかな界面形状を得てド
レインに対する保以上）とする必要がある０ 本発明は上記知見に基づいてなされたものであり、フリ
ーテイングゲートに含まれる不純物の濃度を、フルーテ
ィングゲートの平坦部よりも側面部で高濃度としたこと
を特徴とする半導体記憶装置を骨子とするものである。
こめような半導体記憶装置によればデ、−夕保持特性を
損なうことなくグニトリークを抑制し、信頼性及び歩留
りを向上することができる。
損なうことなくグニトリークを抑制し、信頼性及び歩留
りを向上することができる。
以下、本発明の実施例を第２図（ａ）〜（ｆ） Ｋ示す
製造方法を併記して説明する。
製造方法を併記して説明する。
まず、比抵抗ｌＯ〜２０９−備のＰｇシリフン基板２１
の表面に膜厚１，２μｍのフィールド酸化膜２２を形成
する。次に、フィールド酸化膜１１２に囲まれた素子領
域表面に膜厚５００人の第１のゲート酸化膜となる熱酸
化膜２３ｆ：形成し＋ た後、しきい値を制御するためにＢを加・速エネルギー
１００ ｋｅＶ、ドーズ量ｌＸｌ０”−の条件でイオン
注入する。つづいて、ＬＰＣＶＤ＠により膜厚０，４μ
ｍのフローティングゲートとなる第１の多結晶シリコン
膜２４を堆積した後、ＰＯＣＩ。
の表面に膜厚１，２μｍのフィールド酸化膜２２を形成
する。次に、フィールド酸化膜１１２に囲まれた素子領
域表面に膜厚５００人の第１のゲート酸化膜となる熱酸
化膜２３ｆ：形成し＋ た後、しきい値を制御するためにＢを加・速エネルギー
１００ ｋｅＶ、ドーズ量ｌＸｌ０”−の条件でイオン
注入する。つづいて、ＬＰＣＶＤ＠により膜厚０，４μ
ｍのフローティングゲートとなる第１の多結晶シリコン
膜２４を堆積した後、ＰＯＣＩ。
を拡散源として１０００℃で５分間熱拡散を行なうこと
により第１の多結晶シリコン膜２４中に！ｊ；／１４Ｘ
ｌＯ”ｍ の濃度でドープする。つづいて、１０００℃
のドライ酸素雰囲気中で酸化を行なうことにより膜厚５
００人の第２のゲート酸化膜となるポリシリコン酸化膜
２５を形成する。
により第１の多結晶シリコン膜２４中に！ｊ；／１４Ｘ
ｌＯ”ｍ の濃度でドープする。つづいて、１０００℃
のドライ酸素雰囲気中で酸化を行なうことにより膜厚５
００人の第２のゲート酸化膜となるポリシリコン酸化膜
２５を形成する。
つづいて、全面に膜厚０．４μｍのコントロールゲート
となる第２の多結晶シリコン膜２６ｔ−堆積した後、Ｐ
ＯＣＺａｉ拡散源として１０００℃で５分間熱拡散を行
ない第２の多結晶シリコン膜２６中にリンを４ Ｘ Ｉ
Ｑ１００ｍ ”の濃度でドープする（第２図（ａ）図
示）。
となる第２の多結晶シリコン膜２６ｔ−堆積した後、Ｐ
ＯＣＺａｉ拡散源として１０００℃で５分間熱拡散を行
ない第２の多結晶シリコン膜２６中にリンを４ Ｘ Ｉ
Ｑ１００ｍ ”の濃度でドープする（第２図（ａ）図
示）。
次いで、第２の多結晶シリコン膜２６上にホトレジスト
パターン２ｒｔ−形成した後、これをマスクとして反応
性イオンエツチング法により第２の多結晶シリコン膜２
６、ポリシリコン酸化膜２５及び第１の多結晶シリコン
膜２４を順次エツチングし、熱酸化膜２３上にフルーテ
ィングゲート２Ｂ、第２のゲート酸化膜２９汲びコント
ロールゲート３０を順次積層し：形成する（同図（ｂ）
図示）。つづいて、前記ホトレジストパターン２７ｆ、
除去した後、ＰＯＣＩ、を拡散源として９０９°Ｃで５
分間熱拡散を行ない新たにリンを２ Ｘ ｌ ０１０ｃ
ｍ−” （７）濃度テ）” −７” Ｌ、フローティン
グゲート２８の側面部のリン濃度ｔ−６×１０２０儂−
３とする（同図（Ｃ）図示）。
パターン２ｒｔ−形成した後、これをマスクとして反応
性イオンエツチング法により第２の多結晶シリコン膜２
６、ポリシリコン酸化膜２５及び第１の多結晶シリコン
膜２４を順次エツチングし、熱酸化膜２３上にフルーテ
ィングゲート２Ｂ、第２のゲート酸化膜２９汲びコント
ロールゲート３０を順次積層し：形成する（同図（ｂ）
図示）。つづいて、前記ホトレジストパターン２７ｆ、
除去した後、ＰＯＣＩ、を拡散源として９０９°Ｃで５
分間熱拡散を行ない新たにリンを２ Ｘ ｌ ０１０ｃ
ｍ−” （７）濃度テ）” −７” Ｌ、フローティン
グゲート２８の側面部のリン濃度ｔ−６×１０２０儂−
３とする（同図（Ｃ）図示）。
次いで、熱酸化膜２３の一部をＮＨ４Ｆ中にてエツチン
グ除去して第１のゲート酸化膜３１を速エネルギー５
ｇ ｋｅＶ 、ドース量２ＸｌＯｃｒＩＬ の条件でイ
オン注入する（同図（ｄ）図示）。つづいて、ドライ酸
素雰囲気中、１０００℃で３０分間熱酸化を行ない露出
している基板２Ｊ、フローティングゲート２８及びコン
トロールゲート３０の表面を熱酸化膜３２に変換する。
グ除去して第１のゲート酸化膜３１を速エネルギー５
ｇ ｋｅＶ 、ドース量２ＸｌＯｃｒＩＬ の条件でイ
オン注入する（同図（ｄ）図示）。つづいて、ドライ酸
素雰囲気中、１０００℃で３０分間熱酸化を行ない露出
している基板２Ｊ、フローティングゲート２８及びコン
トロールゲート３０の表面を熱酸化膜３２に変換する。
これと同時にイオン注入層が活性化して／’８＝５０Ω
、／ｌｌ 、 ｘｊ＝Ｑ、 ３ ｐｍのＮ型ソース、ド
レイン領域３３．３４が形成される（同図（ｅ）図示）
。つづいて、全面に＠厚０．５μｍのＣＶＤ酸化膜３５
を堆積した後、コンタクトホールに開孔し、更に全１に
膜厚１、Ｑ ｐｍのＡ／ −Ｓ ｉ 膜を蒸着゛した後
、バターニングしてソース電極３６、ドレイン電極４３
７を形成しＥＦＲＯＭセルを製造する（同図（り図示）
。
、／ｌｌ 、 ｘｊ＝Ｑ、 ３ ｐｍのＮ型ソース、ド
レイン領域３３．３４が形成される（同図（ｅ）図示）
。つづいて、全面に＠厚０．５μｍのＣＶＤ酸化膜３５
を堆積した後、コンタクトホールに開孔し、更に全１に
膜厚１、Ｑ ｐｍのＡ／ −Ｓ ｉ 膜を蒸着゛した後
、バターニングしてソース電極３６、ドレイン電極４３
７を形成しＥＦＲＯＭセルを製造する（同図（り図示）
。
しかして上記ＥＰＲＯＭ七ルはフローティングゲート２
８中のリン濃度は平゛坦部で約４Ｘ１０儒、２０ −” 側面部で約６ＸＩＯｃｍ となっているので、７四−ナ
インググート２８と第２のゲート酸化膜２９との界面及
びフローティングゲート２８の加エエツジ忙形成される
熱酸化＠３２の界面形状のいずれもなめらかとなる。し
たがって、フローティングゲート２８のコントロールゲ
ート３０に対する保持耐圧及”びドレイン領域３４に対
する保持耐圧のいずれについても向上することができる
。しかもフローティングゲート２８の平坦部のリン濃度
が約４ Ｘ Ｉ Ｑ！０（ｍ であるので、リンが第１
、のゲート酸化膜３１を突き抜けることによるゲートリ
ークが抑制される□したがって、ＥＦＲＯＭセルの信頼
性及び歩留りを向上することができる。
８中のリン濃度は平゛坦部で約４Ｘ１０儒、２０ −” 側面部で約６ＸＩＯｃｍ となっているので、７四−ナ
インググート２８と第２のゲート酸化膜２９との界面及
びフローティングゲート２８の加エエツジ忙形成される
熱酸化＠３２の界面形状のいずれもなめらかとなる。し
たがって、フローティングゲート２８のコントロールゲ
ート３０に対する保持耐圧及”びドレイン領域３４に対
する保持耐圧のいずれについても向上することができる
。しかもフローティングゲート２８の平坦部のリン濃度
が約４ Ｘ Ｉ Ｑ！０（ｍ であるので、リンが第１
、のゲート酸化膜３１を突き抜けることによるゲートリ
ークが抑制される□したがって、ＥＦＲＯＭセルの信頼
性及び歩留りを向上することができる。
また、周毎回路のトランジスタのゲート電極をフローテ
ィングゲートとなる第１の多結晶シリコン膜で形成する
場合には、８２図（Ｃ）の工程における２度目のリン拡
散時、にゲート電極表面ＫＹスク材を形成する等の手段
−よりゲート電極中のリン濃度がより高濃度とならない
よ５にすることができる。したがって、ゲートリークを
抑制して周辺゛す路？信頼性も向上できる。この結集、
ＩＰＲＯＭ−ｙバイスめ信頼性が着しく向上する。
ィングゲートとなる第１の多結晶シリコン膜で形成する
場合には、８２図（Ｃ）の工程における２度目のリン拡
散時、にゲート電極表面ＫＹスク材を形成する等の手段
−よりゲート電極中のリン濃度がより高濃度とならない
よ５にすることができる。したがって、ゲートリークを
抑制して周辺゛す路？信頼性も向上できる。この結集、
ＩＰＲＯＭ−ｙバイスめ信頼性が着しく向上する。
なお、上記突施例では第２図（Ｃ）の工程でＰＯＣｌｇ
を拡散源としてフローティングゲート２８の側面部咳リ
ンをドープしたが、これに限らず例えばＰＳＧｒｌｌ、
を堆積した後、熱拡散を行なうことによりフローティン
グゲート２８の側面部にリンをドープしても同一の効果
を得ることができる。
を拡散源としてフローティングゲート２８の側面部咳リ
ンをドープしたが、これに限らず例えばＰＳＧｒｌｌ、
を堆積した後、熱拡散を行なうことによりフローティン
グゲート２８の側面部にリンをドープしても同一の効果
を得ることができる。
また、上記実施例では本発明をＥＰＲＯＭセルに適用し
た場合について説明したが、本発明はＥ″ＦＲＯＭＦＲ
０Ｍセル適用できることは勿論である。
た場合について説明したが、本発明はＥ″ＦＲＯＭＦＲ
０Ｍセル適用できることは勿論である。
以上詳述した如く本発明によれば、信頼性及び歩留りの
著しく向上した苧導体記憶装置を提供できるものである
。
著しく向上した苧導体記憶装置を提供できるものである
。
第１図（ａ）〜（ｄ）は従来の８円のＭセルを得るため
の製造工程を示す断面図、第２図（ａ）〜（ｆ）は本発
明の実施例におけるＥＰＲＯＭセルを得るための製造工
程を示す断面図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・第１の多結晶シ
リコン膜、２５・・・ポリシリコン酸化膜、２６・・・
第２の多結晶シリコ”ａｓ ｚ ｙ・・・ホトレジスト
パターン、２８・・・フローティングゲート、２９・・
・第２のゲート酸化膜、３０・・・コントロールゲート
、３１・・・第１のゲート酸化膜、３２・・・熱酸化膜
、３３．３４・・・Ｎ型ソース、ドレイン領域、３５・
・・ＣＶＤ酸化膜、３６・・・ソース電極。 ３７・・・ドレイン電極・ 出願人代理人 弁理士 鈴 江 武 彦第１図 ２ｍ
の製造工程を示す断面図、第２図（ａ）〜（ｆ）は本発
明の実施例におけるＥＰＲＯＭセルを得るための製造工
程を示す断面図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・熱酸化膜、２４・・・第１の多結晶シ
リコン膜、２５・・・ポリシリコン酸化膜、２６・・・
第２の多結晶シリコ”ａｓ ｚ ｙ・・・ホトレジスト
パターン、２８・・・フローティングゲート、２９・・
・第２のゲート酸化膜、３０・・・コントロールゲート
、３１・・・第１のゲート酸化膜、３２・・・熱酸化膜
、３３．３４・・・Ｎ型ソース、ドレイン領域、３５・
・・ＣＶＤ酸化膜、３６・・・ソース電極。 ３７・・・ドレイン電極・ 出願人代理人 弁理士 鈴 江 武 彦第１図 ２ｍ
Claims (1)
- 第１導電型の半導体基板上に順次積層して形成された第
１のゲート酸化膜、７ｐ−ナインググート、第２のゲー
ト酸化膜及びコントロールゲートと、前記フルーティン
グゲートの両側方に位置する基板表面に形成された第２
導電屋のソース、ドレイン領域とを有する半導体記憶装
置において、前記７０−テインググートに含まれる不純
物の１１ｋ度を、フローティングゲートの平坦部よりも
側面部で高濃度としたことｔ−特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105996A JPS60250676A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105996A JPS60250676A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60250676A true JPS60250676A (ja) | 1985-12-11 |
Family
ID=14422322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105996A Pending JPS60250676A (ja) | 1984-05-25 | 1984-05-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60250676A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996572A (en) * | 1987-03-13 | 1991-02-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5252846A (en) * | 1987-03-13 | 1993-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic |
-
1984
- 1984-05-25 JP JP59105996A patent/JPS60250676A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996572A (en) * | 1987-03-13 | 1991-02-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5252846A (en) * | 1987-03-13 | 1993-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device with an improved erroneous write characteristic and erasure characteristic |
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