JPS6025274A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPS6025274A JPS6025274A JP58133270A JP13327083A JPS6025274A JP S6025274 A JPS6025274 A JP S6025274A JP 58133270 A JP58133270 A JP 58133270A JP 13327083 A JP13327083 A JP 13327083A JP S6025274 A JPS6025274 A JP S6025274A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating layer
- semiconductor device
- main surface
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置及びその製造方法に関する。
従来、ＧａＡｓ基板を用いた半導体装置は、次のように
して製造されている。先ず、第１図（５）に示す如く、
Ｎ−型のＯａ Ａ Ｓ基板ｌの主面に、ゲート電極を形
成するだめの金属層２を形成する。次いで、同図（Ｂ）
に示す如く、金属層２上に所定パターンのレジスト膜３
を形成する。然る後、Ｇ ａ Ａ ｓ基板１を除去しな
し）エツチング液を用いて、レジスト膜３をマスクに金
属層２にエツチング処理を施し、所定パターンのゲート
電極４を得る。次いで、同図（ｑに示す如く、残存した
レジスト膜３をマスクしてＮ型不純物６をｏａａｓ、ｌ
Ｇ板１に注入し、不純物領域５を形成する。次いで、レ
ジスト膜３を除去した後、不純物領域５、ゲート電極４
に接続する取出電極を形成して半導体装置を得る。
して製造されている。先ず、第１図（５）に示す如く、
Ｎ−型のＯａ Ａ Ｓ基板ｌの主面に、ゲート電極を形
成するだめの金属層２を形成する。次いで、同図（Ｂ）
に示す如く、金属層２上に所定パターンのレジスト膜３
を形成する。然る後、Ｇ ａ Ａ ｓ基板１を除去しな
し）エツチング液を用いて、レジスト膜３をマスクに金
属層２にエツチング処理を施し、所定パターンのゲート
電極４を得る。次いで、同図（ｑに示す如く、残存した
レジスト膜３をマスクしてＮ型不純物６をｏａａｓ、ｌ
Ｇ板１に注入し、不純物領域５を形成する。次いで、レ
ジスト膜３を除去した後、不純物領域５、ゲート電極４
に接続する取出電極を形成して半導体装置を得る。
このような従来の半導体装置の製造方法では、Ｇ ａ
Ａ ｓ 基＆ ’をエツチングしないエツチング液を採
用しなければならず、ゲート電極４そのものを形成する
ためのエツチング処理が難しい。
Ａ ｓ 基＆ ’をエツチングしないエツチング液を採
用しなければならず、ゲート電極４そのものを形成する
ためのエツチング処理が難しい。
また、ゲート長り、は、第１図（Ｑに示す如く、ゲート
電極４のサイドエツチング撹Ｌ２によって決定される。
電極４のサイドエツチング撹Ｌ２によって決定される。
しか（２、サイドエツチング量１ｉ ２は、エツチング
の際の温度、金属層２の厚さ、エツチング液の濃度等に
よって変化し易いため、ゲート長り、を高い精度で設定
できない。
の際の温度、金属層２の厚さ、エツチング液の濃度等に
よって変化し易いため、ゲート長り、を高い精度で設定
できない。
更に、不純物領域５に接続する電極を自己整合技術によ
って形成できない。その結果、信頼性の高い半導体装置
を容易に得ることができない問題がありだ。
って形成できない。その結果、信頼性の高い半導体装置
を容易に得ることができない問題がありだ。
本発明は、断面略逆台形状のゲート電極を設けてチャネ
ル長及びゲート長を極めて高い精度で設定し、信頼性の
向上を達成した半導体装置及びその製造方法を提供する
ものである。
ル長及びゲート長を極めて高い精度で設定し、信頼性の
向上を達成した半導体装置及びその製造方法を提供する
ものである。
本発明は、断面略逆台形のゲート電極を設けてゲート長
、チャネル長を極めて高い精度で設定し、信頼性の向上
を達成した半導体装置である。
、チャネル長を極めて高い精度で設定し、信頼性の向上
を達成した半導体装置である。
また、本発明は、エツチングの際の選択比の異なるマス
クを利用して断面略逆台形のゲート電極を形成し、この
ゲート電極をもとに自己整合技術によりチャネル長の決
定とチャネルの取出電極の形成を行い、前記ゲート電極
の高い形状精度をもとにゲート長の決定を行い、信頼性
の高い半導体装置を容易に得ることができる半導体装置
の＠漬方法である。
クを利用して断面略逆台形のゲート電極を形成し、この
ゲート電極をもとに自己整合技術によりチャネル長の決
定とチャネルの取出電極の形成を行い、前記ゲート電極
の高い形状精度をもとにゲート長の決定を行い、信頼性
の高い半導体装置を容易に得ることができる半導体装置
の＠漬方法である。
ここで、自己整合技術によるチャネル長の決定とは、ゲ
ート電極の両端部を栽準にして不純物の導入を行うこと
により、通常の所謂写真蝕刻工程を省いて、しかも高精
度の形状及び配置パターンのソース、ドレインと々る不
純物領域を決定するものである。また、自己整合技術に
よる取出電極の形成とは、断面略逆台形のゲート′市；
（執−ヒに粒１４株層をｒ皮覆し７、ゲート′電極の上
部の両端部を基〜にして異方性エツチング処理を施すこ
とにより、取出′電極を囲む絶縁層のパターンを、所謂
写真蝕刻工程を省シ１．て、しかも高精度のｊは状及び
配置＾１に設定できるものである。
ート電極の両端部を栽準にして不純物の導入を行うこと
により、通常の所謂写真蝕刻工程を省いて、しかも高精
度の形状及び配置パターンのソース、ドレインと々る不
純物領域を決定するものである。また、自己整合技術に
よる取出電極の形成とは、断面略逆台形のゲート′市；
（執−ヒに粒１４株層をｒ皮覆し７、ゲート′電極の上
部の両端部を基〜にして異方性エツチング処理を施すこ
とにより、取出′電極を囲む絶縁層のパターンを、所謂
写真蝕刻工程を省シ１．て、しかも高精度のｊは状及び
配置＾１に設定できるものである。
以下、本発明の実施例について図面を参照し。
て説明する。なお、本発明の一実施例の小導体装置の構
成は、本発明方法の工程の説明をもってその説明とする
。
成は、本発明方法の工程の説明をもってその説明とする
。
本発明方法の製造工程は、先ず第２図（Ａ）に示ず如く
、Ｎ−のＧａＡｓ ％板１ｏを用意する。次イテｂ Ｇ
ａＡｓ 基板１０の主面にエツチング速度の小さい５ｉ
０２１節１１ａ を例えばＣＶＤ （Ｃｈｅｍｉ −ｃ
ａｌＶａｐｏｒ Ｉ）ｃｐｏｓｉｔｉｏｎ ）法にて厚
さ約１ ｐｍ 形成する。次いで、Ｓ １０２層１１ａ
土にエツチング速度の大きいＰ Ｓ Ｇ （リンケイ
酸ガラス）層にレジスト膜１２を形成し、レジスト膜１
２の所定領域に写真蝕刻法によシ窓１３を開口する。
、Ｎ−のＧａＡｓ ％板１ｏを用意する。次イテｂ Ｇ
ａＡｓ 基板１０の主面にエツチング速度の小さい５ｉ
０２１節１１ａ を例えばＣＶＤ （Ｃｈｅｍｉ −ｃ
ａｌＶａｐｏｒ Ｉ）ｃｐｏｓｉｔｉｏｎ ）法にて厚
さ約１ ｐｍ 形成する。次いで、Ｓ １０２層１１ａ
土にエツチング速度の大きいＰ Ｓ Ｇ （リンケイ
酸ガラス）層にレジスト膜１２を形成し、レジスト膜１
２の所定領域に写真蝕刻法によシ窓１３を開口する。
ここで、窓１３の開口径Ｌ３は、後述するゲート電極１
６のゲート長を決定する要因となり、更にはチャネル長
を決定する因子となるものである。よって、窓１３を形
成する写真蝕刻技術はできるだけ高い精度の下に行う。
６のゲート長を決定する要因となり、更にはチャネル長
を決定する因子となるものである。よって、窓１３を形
成する写真蝕刻技術はできるだけ高い精度の下に行う。
次に、同図（ｑに示す如く、レジスト膜１２をマスクに
して所定のエツチング液によりＰＳＧ層１１ｂ 及びＳ
ｉ ０２層１１ａ にエツチング処理を施シ２、内壁
面の対向間隔が上部よシ低部で小さい開口部１４を形成
する。
して所定のエツチング液によりＰＳＧ層１１ｂ 及びＳ
ｉ ０２層１１ａ にエツチング処理を施シ２、内壁
面の対向間隔が上部よシ低部で小さい開口部１４を形成
する。
次に、同図−に示す如く、レジスト膜Ｉ２を除去した後
、ＰＳＧ層１１ｂ及び８ ｉ ０２ 層１１ ａからな
る絶縁層１１をマスクに１．て、宙、棒形成用の金属層
１５を厚さ約０．５μｍυ（１０部１４内及び絶縁層１
１上に形成する。次いで、リフトオフにより絶紹ミ層１
）とその上に形成された金属層１５を除去１７、ＧａＡ
ｓ基＆１基土１０上略逆台形状のゲート電極１６を残存
させる。
、ＰＳＧ層１１ｂ及び８ ｉ ０２ 層１１ ａからな
る絶縁層１１をマスクに１．て、宙、棒形成用の金属層
１５を厚さ約０．５μｍυ（１０部１４内及び絶縁層１
１上に形成する。次いで、リフトオフにより絶紹ミ層１
）とその上に形成された金属層１５を除去１７、ＧａＡ
ｓ基＆１基土１０上略逆台形状のゲート電極１６を残存
させる。
次に、同図（掠に示す如く、グー）”Ａｔ極１Ｇをマス
クにし７てＮ型の不純物をイオン注入［７、Ｃ）ａＡｓ
基板１０内に所定の拡散深さのソース１７ａ、ドレイン
１７ｂ となる不純物領域を形成する。この不純物領域
は、ゲート電極１６の上部の両端部を基準にして、極て
高：ｌｆ’ｉ変に自己整合技術にて形成される。不純物
領域にアニール処理を施１．て活性化１７た後、ステッ
プカバレージの良い減圧ＣＶＤ 法等により、Ｓ ＋
０２ 、８１３Ｎ３等からなる等色糸象１１ヴ茎１８を
、ゲート電極１６、ソース１７ａ、ドレイン１７ｂ、及
び露出したＧａＡＳ裁板１０上を防うように形成する。
クにし７てＮ型の不純物をイオン注入［７、Ｃ）ａＡｓ
基板１０内に所定の拡散深さのソース１７ａ、ドレイン
１７ｂ となる不純物領域を形成する。この不純物領域
は、ゲート電極１６の上部の両端部を基準にして、極て
高：ｌｆ’ｉ変に自己整合技術にて形成される。不純物
領域にアニール処理を施１．て活性化１７た後、ステッ
プカバレージの良い減圧ＣＶＤ 法等により、Ｓ ＋
０２ 、８１３Ｎ３等からなる等色糸象１１ヴ茎１８を
、ゲート電極１６、ソース１７ａ、ドレイン１７ｂ、及
び露出したＧａＡＳ裁板１０上を防うように形成する。
次に、同図（Ｆに示す如く、リアクティブイオンエツチ
ング（ＲＩＥ’１等の異方性エツチングを、絶Ｍ！！？
４１８に施し、ソース１７Ｆａ、ドレイ７１７ ））の
表面を露出するコンタクトボール１９を形成１−７た後
、取出電極２０ａ 、２０ｂ をコンタクトホール１９
を介して形成する。ここで、コンタクトホール１９の形
成は、ゲート電極１６上の絶縁膜１８の端部を利用した
自己整合技術により、庫めて茜い形状精度の下に容易に
形成できる。
ング（ＲＩＥ’１等の異方性エツチングを、絶Ｍ！！？
４１８に施し、ソース１７Ｆａ、ドレイ７１７ ））の
表面を露出するコンタクトボール１９を形成１−７た後
、取出電極２０ａ 、２０ｂ をコンタクトホール１９
を介して形成する。ここで、コンタクトホール１９の形
成は、ゲート電極１６上の絶縁膜１８の端部を利用した
自己整合技術により、庫めて茜い形状精度の下に容易に
形成できる。
然る後、霧出した土面にパッシベーション＋＋−Ｘ、配
線等の形成を行い、所定の仕様を満［７た半導体装置を
得る。
線等の形成を行い、所定の仕様を満［７た半導体装置を
得る。
このようにして得られた半導体装ｉ・ｔは、ゲート長Ｌ
４は、第２図（曇に示ず開「」部１４内でのゲート電極
形成用金属の堆積により、エツチング手段をｆ［ｌいす
に行９ゲート電極１６の形成によって決定されるので、
容易に１−かも高い精度で設定することができる。
４は、第２図（曇に示ず開「」部１４内でのゲート電極
形成用金属の堆積により、エツチング手段をｆ［ｌいす
に行９ゲート電極１６の形成によって決定されるので、
容易に１−かも高い精度で設定することができる。
また、チャネル長り、は、前述の如く高い形状精度の下
に形成されたゲート電極１６をマスクとする自己整合技
術にて、ソース１７ａ、ドレイン１７ｂ の不純物領域
を形成することにより決定されるので、高い精度で設定
することができる。
に形成されたゲート電極１６をマスクとする自己整合技
術にて、ソース１７ａ、ドレイン１７ｂ の不純物領域
を形成することにより決定されるので、高い精度で設定
することができる。
更に、取出電極２０ａ、２０ｂ の形成は、異方性エツ
チングによるゲート電朽１１６上の絶縁膜１８を利用し
た自己整合技術により開口したコンタクトホール１９に
設けることによって行われるので、形状精度及びオーミ
ック特性に優れたものを容易にイｑることかできる。
チングによるゲート電朽１１６上の絶縁膜１８を利用し
た自己整合技術により開口したコンタクトホール１９に
設けることによって行われるので、形状精度及びオーミ
ック特性に優れたものを容易にイｑることかできる。
その結果、極めて信頼性のＦ３．ｌい半桿体装睦を容易
に得ることができる。
に得ることができる。
なお、実に街例の効果をイ面認する／こめに、０．５μ
ｍηのゲート長を設定するようにして半導体装置を製造
したところ、本発明方法によるものでは第３図中特性線
（Ｉ）にて示ゴ如く、０．５〜０．６μｍの範囲でゲー
ト長を設定することができた。
ｍηのゲート長を設定するようにして半導体装置を製造
したところ、本発明方法によるものでは第３図中特性線
（Ｉ）にて示ゴ如く、０．５〜０．６μｍの範囲でゲー
ト長を設定することができた。
これと比較するため従来方法にて、≧１′導体装置を同
様に製造したところ、ゲート長は０５μｍ に設定する
はずであったが、４５３図中特性線（■）にて示す如く
、０．２５〜０．７５μｎ１の範囲で大きくばらつくこ
とが判った。
様に製造したところ、ゲート長は０５μｍ に設定する
はずであったが、４５３図中特性線（■）にて示す如く
、０．２５〜０．７５μｎ１の範囲で大きくばらつくこ
とが判った。
して、エツチング手段の喝なる２種類の絶縁層１１を形
成する手段について述べたが、この他にも１紳類の絶縁
層を形成し７、その主ｉｐ１から所定の深さのところに
不純物をイオン注入してエツチング速度がそこだけ速く
なる領域を設けることによって、このような開口部１４
を形成するようにしても良い。
成する手段について述べたが、この他にも１紳類の絶縁
層を形成し７、その主ｉｐ１から所定の深さのところに
不純物をイオン注入してエツチング速度がそこだけ速く
なる領域を設けることによって、このような開口部１４
を形成するようにしても良い。
以上説明Ｌ７た如く、本発明に係る半導体装置によれば
、チャネル長及びゲート長を高＃ｒ Ｉ’ｊ−に設定し
て信頼性の向上を達成することができる。
、チャネル長及びゲート長を高＃ｒ Ｉ’ｊ−に設定し
て信頼性の向上を達成することができる。
ｆた、本発明方法によれば、このように信頼性の向上を
図った半導体装置な容易に得ることができるものである
。
図った半導体装置な容易に得ることができるものである
。
第１図（ん乃至同図（ｑｌ：′ｔ、従来の半導体装置の
製造方法を工程順に示す説明図、第２図（Ｎ乃至同図（
Ｆは、本発明方法を工程順に示す説明図、第３図は、度
数とゲート長の関係を示す特性図である。 １０・・・Ｇ ａ Ａ Ｓ基板、１１・・・絶縁層、ｌ
ｌａ・・・Ｓ ｉ Ｏ２層、１１ｂ・・・Ｐ２Ｏ層、１
２・・・レジスト膜、）３・・・窓、１４・・・開口部
、１５・・・金属層、１６・・・ゲート電極、１７ａ・
・・ ソース、１７各・・・ドレイン、１８・・・絶縁
層、１９・・・コンタクトホール、２０ａ 、２０ｂ・
・・取出電極。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図
製造方法を工程順に示す説明図、第２図（Ｎ乃至同図（
Ｆは、本発明方法を工程順に示す説明図、第３図は、度
数とゲート長の関係を示す特性図である。 １０・・・Ｇ ａ Ａ Ｓ基板、１１・・・絶縁層、ｌ
ｌａ・・・Ｓ ｉ Ｏ２層、１１ｂ・・・Ｐ２Ｏ層、１
２・・・レジスト膜、）３・・・窓、１４・・・開口部
、１５・・・金属層、１６・・・ゲート電極、１７ａ・
・・ ソース、１７各・・・ドレイン、１８・・・絶縁
層、１９・・・コンタクトホール、２０ａ 、２０ｂ・
・・取出電極。 出願人代理人 弁理士 鈴 江 武 彦第２図 第２図
Claims (2)
- （１）−導電形の半導体基板に所定間隔を設けてその主
面から所定の拡散深さで形成された高濃度の不純物領域
と、該不純物領域１１１１の前記半導体基板の主面に該
不純物領域から所定間隔だけ離１１１０−て設置された
断面略逆台形状のゲート年；極と、該ゲート電極を含む
前記不純物領域間の露出し７た前記主面及び前記不純物
領域の一部分をＢ゛Ｊう絶縁層と、該絶縁層に囲まれ、
かつ、前記不純物領域に接続しまた取出電極とを具備す
ることを特徴とする半導体装置。 - （２）半導体基板の主面にエツチング速度が該主面の近
傍で小さくかつ離間するに従って大きくなる絶縁層を形
成する工程と、該絶縁層にエツチング処理を施して内壁
面の対向間隔が前記近傍より前記離間し７た領域で小さ
くなる開口部を形成する工程と、該開口部中に断面略逆
台形のゲート電極を形成１．前記絶縁層を除去する工程
と、前記ゲート電極をマスクして前記半導体基板内に不
純物領域を形成する工程と、該不純物領域、露出ｌまた
前記主面及びゲート電極を覆う絶縁層を形成する工程と
、該絶縁層に異方性エツチングを施して前記不純物領域
を露出するコンタクトホールを形成する工程とを具備す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133270A JPS6025274A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58133270A JPS6025274A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6025274A true JPS6025274A (ja) | 1985-02-08 |
Family
ID=15100693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58133270A Pending JPS6025274A (ja) | 1983-07-21 | 1983-07-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6025274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0807962A1 (fr) * | 1996-05-15 | 1997-11-19 | France Telecom | Procédé d'obtention de contacts conducteurs auto-alignés pour composants électroniques |
-
1983
- 1983-07-21 JP JP58133270A patent/JPS6025274A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0807962A1 (fr) * | 1996-05-15 | 1997-11-19 | France Telecom | Procédé d'obtention de contacts conducteurs auto-alignés pour composants électroniques |
| FR2748852A1 (fr) * | 1996-05-15 | 1997-11-21 | Etrillard Jackie | Procede d'obtention de contacts conducteurs auto-alignes pour composants electroniques |
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