JPS60253255A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60253255A JPS60253255A JP59111757A JP11175784A JPS60253255A JP S60253255 A JPS60253255 A JP S60253255A JP 59111757 A JP59111757 A JP 59111757A JP 11175784 A JP11175784 A JP 11175784A JP S60253255 A JPS60253255 A JP S60253255A
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- JP
- Japan
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- dielectric layer
- hole
- electrode
- semiconductor substrate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＭＯＳダイナミックＲＡＭ等のようなＭＯ
８型キャパシタを有する半導体装置に関するものである
。
８型キャパシタを有する半導体装置に関するものである
。
従来のＭＯ８型キャパシタとし【、第１図に示すものが
あった。
あった。
第１図＜ａ＞〜（ｇ） において、１は半導体基板、２
はエツチング穴、３はゲート誘電体層、４はポリシリコ
ン等よりなるゲート電極、５はたとえばプラズマ窒化膜
、プラズマ酸化膜＃ ＣＶ Ｄ （ＣｈｅｍｉｃａｌＶ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）酸化膜のような
絶縁物や、ＣＶＤポリシリコンのような耐熱性で、かつ
容易にプラズマエツチングのできる充填物層である。
はエツチング穴、３はゲート誘電体層、４はポリシリコ
ン等よりなるゲート電極、５はたとえばプラズマ窒化膜
、プラズマ酸化膜＃ ＣＶ Ｄ （ＣｈｅｍｉｃａｌＶ
ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ ）酸化膜のような
絶縁物や、ＣＶＤポリシリコンのような耐熱性で、かつ
容易にプラズマエツチングのできる充填物層である。
次に従来の半導体装置の製造方法を第１図（ａ）〜（ｇ
）に従って説明する。
）に従って説明する。
第１図（ａ）のような半導体基板１の所定の位置に、通
常の写真食刻技術とフレオン系ガスプラズマによるエツ
チング技術を用いて、第１図（ｂ）のようにエツチング
穴２を開ける。その後、そのエツチング穴２の表面に、
第１図（Ｃ）のようにゲート誘電体層３を形成する。こ
のゲート誘電体層３としては熱酸化シリコン膜、熱窒化
シリコン膜あるいは減圧ＣＶＤによる窒化シリコン膜や
それらの複合体が標準的である。次にその上に第１図１
ｄＪのようにゲートｍ［］１１４（たとえばリン等を含
んだＣＶＤポリシリコンからなるもの）を形成し、その
上に第１図（ｅ）のように充填物層５を堆積させる。そ
の後、この充填物層５を、第１図（ｆ）のように、エツ
チング穴２の部分以外の層が全部なくなる程度にプラズ
マエツチングし、その後第１図（ｇ）のように通常のフ
ォトリソグラフィー技術によって、ポリシリコンからな
るゲート電極４を所定の形状にエツチング加工すると、
半導体基板１とグー）’４４４の間にゲート誘電体層３
がサンドインチされた形のＭＯＳキャパシタが完成され
る。
常の写真食刻技術とフレオン系ガスプラズマによるエツ
チング技術を用いて、第１図（ｂ）のようにエツチング
穴２を開ける。その後、そのエツチング穴２の表面に、
第１図（Ｃ）のようにゲート誘電体層３を形成する。こ
のゲート誘電体層３としては熱酸化シリコン膜、熱窒化
シリコン膜あるいは減圧ＣＶＤによる窒化シリコン膜や
それらの複合体が標準的である。次にその上に第１図１
ｄＪのようにゲートｍ［］１１４（たとえばリン等を含
んだＣＶＤポリシリコンからなるもの）を形成し、その
上に第１図（ｅ）のように充填物層５を堆積させる。そ
の後、この充填物層５を、第１図（ｆ）のように、エツ
チング穴２の部分以外の層が全部なくなる程度にプラズ
マエツチングし、その後第１図（ｇ）のように通常のフ
ォトリソグラフィー技術によって、ポリシリコンからな
るゲート電極４を所定の形状にエツチング加工すると、
半導体基板１とグー）’４４４の間にゲート誘電体層３
がサンドインチされた形のＭＯＳキャパシタが完成され
る。
従来のＭＯＳキャパシタは以上のように構成されている
ので、キャパシタ容量を同一占有面積のままで大きくす
るには、ゲート誘電体層３の膜厚を薄くするかエツチン
グ穴２の深さを増すととＫよって実効面積を大きくする
しかなかったが、前者は信頼性上の観点から１００Ａ以
下にはできず、後者は信頼性およびエツチング装置の能
力の観点からエツチング穴２の深さが５〜６μｍが限度
のため、結果的にある限度以上の容量は実現不可能であ
るという欠点があった。
ので、キャパシタ容量を同一占有面積のままで大きくす
るには、ゲート誘電体層３の膜厚を薄くするかエツチン
グ穴２の深さを増すととＫよって実効面積を大きくする
しかなかったが、前者は信頼性上の観点から１００Ａ以
下にはできず、後者は信頼性およびエツチング装置の能
力の観点からエツチング穴２の深さが５〜６μｍが限度
のため、結果的にある限度以上の容量は実現不可能であ
るという欠点があった。
この発明は、上記のような従来のものの欠点な除去する
ためになされたもので、エツチングによる凹みの充填工
程に工夫を加えて、占有面積を増すことな〈従来法の１
．５倍以上の大きな容量をもつキャパシタンスを有する
ＭＯＳ型の半導体装置を提供するものである。
ためになされたもので、エツチングによる凹みの充填工
程に工夫を加えて、占有面積を増すことな〈従来法の１
．５倍以上の大きな容量をもつキャパシタンスを有する
ＭＯＳ型の半導体装置を提供するものである。
以下この発明の一実施例を図面について説明する。
第２図（ａ）〜（ｉ）はこの発明の一実施例を説明する
ための製造工程の断面図で、６はゲート誘電体層、９は
コンタクト穴、１はたとえばリンなどを混入させたポリ
シリコンの電極層、８は拡散層である。なお、その他は
第１図と同じものを示す。
ための製造工程の断面図で、６はゲート誘電体層、９は
コンタクト穴、１はたとえばリンなどを混入させたポリ
シリコンの電極層、８は拡散層である。なお、その他は
第１図と同じものを示す。
この発明においては、まず、第２図ｔａｂ （ｂ）。
（Ｃ）のように従来法と全く同様に半導体基板ＩＫエツ
チング穴２とゲート誘電体層３を形成した後、ゲート電
！ＩＡ４を堆積させるか、ここで通常のフォトリソグラ
フィーとエツチング法によってポリシリコンのゲート電
極４をまず所定の形状パターンに形成する。しかる後、
第２図（ｄ）のようにこのポリシリコンのゲート電極４
の表面に、たとえば熱酸化によってゲート誘電体層６を
形成する。次に第２図（ｅ）のように所定の位置に通常
のリソグラフィーとエツチング技術を用いてコンタクト
穴９を開ける。さらに、その上面に篤２図（ｆ）のよう
にリンを含有したポリシリコンの゛４４層１を堆積させ
ると、前記コンタクト穴９部分には自動的に拡散層８が
形成され、ポリシリコンの゛４４層１とコンタクトされ
る。次に従来法と同様に１第２図（ｇ）のように充填物
層５を堆積させ、これをエツチングして第２図＜ｈ＞の
ようにエツチング穴２部分のみに前記充填物層５を残し
、その後、通常のフォトリソグラフィーとエツチング技
術でポリシリコンの１１ｔ極層１を所定形状にエツチン
グすれば、第２図（＋）のようＫＭＯ８ＭＯＳキャパシ
タされる。
チング穴２とゲート誘電体層３を形成した後、ゲート電
！ＩＡ４を堆積させるか、ここで通常のフォトリソグラ
フィーとエツチング法によってポリシリコンのゲート電
極４をまず所定の形状パターンに形成する。しかる後、
第２図（ｄ）のようにこのポリシリコンのゲート電極４
の表面に、たとえば熱酸化によってゲート誘電体層６を
形成する。次に第２図（ｅ）のように所定の位置に通常
のリソグラフィーとエツチング技術を用いてコンタクト
穴９を開ける。さらに、その上面に篤２図（ｆ）のよう
にリンを含有したポリシリコンの゛４４層１を堆積させ
ると、前記コンタクト穴９部分には自動的に拡散層８が
形成され、ポリシリコンの゛４４層１とコンタクトされ
る。次に従来法と同様に１第２図（ｇ）のように充填物
層５を堆積させ、これをエツチングして第２図＜ｈ＞の
ようにエツチング穴２部分のみに前記充填物層５を残し
、その後、通常のフォトリソグラフィーとエツチング技
術でポリシリコンの１１ｔ極層１を所定形状にエツチン
グすれば、第２図（＋）のようＫＭＯ８ＭＯＳキャパシ
タされる。
この新しい構造では、キャパシタが、ゲート電極４と下
地であるシリコンの半導体基板１の間で作られる他に１
ゲー）’ｉｉｔ＆＋４と電極層１の間で、ゲート誘電体
層６によって作られる容量も加算され、大きな容量が従
来法とほぼ同様の占有面積で実現できる。
地であるシリコンの半導体基板１の間で作られる他に１
ゲー）’ｉｉｔ＆＋４と電極層１の間で、ゲート誘電体
層６によって作られる容量も加算され、大きな容量が従
来法とほぼ同様の占有面積で実現できる。
上記実施例ではゲート誘゛屯体層３の下のシリコンの半
導体基板１には拡散を施さない例について示したが、そ
の他の実施例として第３図のようにゲート誘電体層３の
下にｎ拡散層１０とｐ拡散層１１を設けるとさらに大き
な容量が実現できる。
導体基板１には拡散を施さない例について示したが、そ
の他の実施例として第３図のようにゲート誘電体層３の
下にｎ拡散層１０とｐ拡散層１１を設けるとさらに大き
な容量が実現できる。
なお、上記各実施例ではグー） ＠＊４上に電極層１を
設けた２層の場合について示したが、これを３層以上に
拡大することもできる。
設けた２層の場合について示したが、これを３層以上に
拡大することもできる。
〔発明の効果〕
以上説明したように１この発明は半導体基板にエツチン
グ工程によりエツチング穴を設け、前記エツチング穴の
内面にグー）９４を体層を形成し。
グ工程によりエツチング穴を設け、前記エツチング穴の
内面にグー）９４を体層を形成し。
前記ゲート酵電体層上にゲート電極上を設けた半導体装
置において、前記ゲート電極上に少なくとも１つの誘電
体層と電極層を形成し、この電極層と半導体基板とをコ
ンタクトさせた構造にしたので、エツチング凹みの充填
工程に簡単な追加を行うのみで大きな容量をもつＭＯＳ
キャパシタを構成できる利点がある。
置において、前記ゲート電極上に少なくとも１つの誘電
体層と電極層を形成し、この電極層と半導体基板とをコ
ンタクトさせた構造にしたので、エツチング凹みの充填
工程に簡単な追加を行うのみで大きな容量をもつＭＯＳ
キャパシタを構成できる利点がある。
第１図（ａ）〜（ｇ）は従来の半導体装置の製造工程を
示す断面図、第２図（ａ）〜Ｃｉ）はこの発明の一実施
例による半導体装置の製造工程を示す断面図、第３図は
この発明の他の実施例を示す半導体装置の断面図である
。 図中、１は半導体基板、２はエツチング穴、３はゲート
誘電体層、４はゲート電極、５は充填物層、６はゲート
誘電体層、７は電極層、８は拡散層、９はコンタクト穴
である。 なお、図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名）
示す断面図、第２図（ａ）〜Ｃｉ）はこの発明の一実施
例による半導体装置の製造工程を示す断面図、第３図は
この発明の他の実施例を示す半導体装置の断面図である
。 図中、１は半導体基板、２はエツチング穴、３はゲート
誘電体層、４はゲート電極、５は充填物層、６はゲート
誘電体層、７は電極層、８は拡散層、９はコンタクト穴
である。 なお、図中の同一符号は同一または相当部分を示す◎ 代理人 大岩増雄 （外２名）
Claims (1)
- 半導体基板にエツチング工程によりエツチング穴を設け
、前記エツチング穴の内面にゲート誘電体層を形成し、
前記ゲート誘電体層上にゲート電極を設けた半導体装置
において、前記ゲート電極上に少なくとも１つの誘電体
層と電極層を形成し、この＊＊層と前記半導体基板とを
コンタクトさせたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111757A JPS60253255A (ja) | 1984-05-29 | 1984-05-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111757A JPS60253255A (ja) | 1984-05-29 | 1984-05-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60253255A true JPS60253255A (ja) | 1985-12-13 |
Family
ID=14569415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111757A Pending JPS60253255A (ja) | 1984-05-29 | 1984-05-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253255A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
-
1984
- 1984-05-29 JP JP59111757A patent/JPS60253255A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121480A (en) * | 1977-02-03 | 1978-10-23 | Texas Instruments Inc | Mos memory cell and method of producing same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62190868A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electronics Corp | 半導体記憶装置 |
| US4896197A (en) * | 1986-12-10 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having trench and stacked polysilicon storage capacitors |
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