JPS6029410B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS6029410B2 JPS6029410B2 JP53029393A JP2939378A JPS6029410B2 JP S6029410 B2 JPS6029410 B2 JP S6029410B2 JP 53029393 A JP53029393 A JP 53029393A JP 2939378 A JP2939378 A JP 2939378A JP S6029410 B2 JPS6029410 B2 JP S6029410B2
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- JP
- Japan
- Prior art keywords
- main memory
- mode
- signal
- memory access
- output
- Prior art date
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Description
【発明の詳細な説明】
この発明はマイクロプログラム制御によるブランチァン
ドリンク機能およびリターン機能をもつ情報処理装置の
マイクロプログラム制御方式に関し、その目的とすると
ころは、主メモリ保護時に於けるマイクロプログラムリ
ターンの制御処理能力を向上せしめて、主メモリへのア
クセスと主メモリ保護チェックサブルーチンからメイン
プログラムへのりターンを容易にしかも迅速に行なえる
ようにしたマイクロプログラム制御方式を提供すること
にある。
ドリンク機能およびリターン機能をもつ情報処理装置の
マイクロプログラム制御方式に関し、その目的とすると
ころは、主メモリ保護時に於けるマイクロプログラムリ
ターンの制御処理能力を向上せしめて、主メモリへのア
クセスと主メモリ保護チェックサブルーチンからメイン
プログラムへのりターンを容易にしかも迅速に行なえる
ようにしたマイクロプログラム制御方式を提供すること
にある。
ここで上記ブランチアンドリンク（以下ＢＡＬと呼称す
る）機能とは、メインプログラムからサフルーチンへ移
る際に、メインプログラムの戻り番地を一時待避せしめ
た後、サブルーチンの先頭アドレスをマイクロプログラ
ム記憶装置（以下ＲＯＭと呼称する）のアドレス指定を
行なうＲＯＭアドレスレジス外こ入力してサフルーチン
の実行に入る機能を言い、またリターン（以下ＲＴＮと
呼称する）機能とは、上記ＢＡＬ機能に付随するもので
、サブルーチンからメインプログラムに戻る際、上記燈
ＡＬで待避させておいたメインプログラムの戻り番地を
ＲＯＭアドレスレジスタに入力し、メインプログラムの
実行に戻る機能を旨つｏ以下図面を参照してこの発明の
一実施例を説明する。
る）機能とは、メインプログラムからサフルーチンへ移
る際に、メインプログラムの戻り番地を一時待避せしめ
た後、サブルーチンの先頭アドレスをマイクロプログラ
ム記憶装置（以下ＲＯＭと呼称する）のアドレス指定を
行なうＲＯＭアドレスレジス外こ入力してサフルーチン
の実行に入る機能を言い、またリターン（以下ＲＴＮと
呼称する）機能とは、上記ＢＡＬ機能に付随するもので
、サブルーチンからメインプログラムに戻る際、上記燈
ＡＬで待避させておいたメインプログラムの戻り番地を
ＲＯＭアドレスレジスタに入力し、メインプログラムの
実行に戻る機能を旨つｏ以下図面を参照してこの発明の
一実施例を説明する。
図に於いて、１０１は信号Ｓを受けることによって主メ
モリ保護チェックサブルーチンの先頭アドレスを発生す
るアドレス発生回路、１０２は信号Ｓ，，Ｓｏによるシ
ーケンス指定に基づいてマイクロプログラムのシーケン
ス制御を行なうマイクロプログラムシーケンサ（以下ム
ーｐＳＥＱと呼称する）、１０３はこの山一ｐＳＥＱＩ
０２に設けられたＲＯＭアドレスレジスタ（以下ＲＡＲ
と呼称する）、１０４はこのＲＡＲＩ０３のアドレス指
定により語出し制御されるマイクロプログラム格納用の
ＲＯＭ，１０５はこのＲＯＭＩ０４より読出されたマイ
クロ命令を一時記槍するＲＯＭデータレジスタ（以下Ｒ
ＤＲと呼称する）、１０６はこのＲＤＲＩ０５に貯えら
れたマイクロ命令を解鈍するデコーダ、１０７はプログ
ラムステイタスワード（ＰＳＷ）の第７ビット（ＰＳ０
７）につて指定されるメモリ保護モード情報（“１”）
を貯える第１のフリップフロップ（以下第１のフラグと
呼称する）、１０８はこの第１のフラグ１０７のセット
出力“１”と上記デコーダ１７６より得られるメモリラ
イト信号（ＭＷ）とが入力された際に信号Ｓ（‘‘１”
）を出力するアンドゲート、１０９はこのアンドゲート
１０８より得られる信号Ｓまたは上記デコーダー ０６
より得られるＢＡＬ信号が入力されることにつてＢＡＬ
モードの条件信号Ｍ，を出力するオアゲート、１１０は
テスト信号（ＴＥＳＴ）と上記デコーダー ０６より得
られるブランチ（ＢＲ）信号とが入力された際にＢＲモ
ードの条件信号Ｍ２を出力するアンドゲート、１ １
１は上記信号Ｍ，，Ｍ２と上記デコーダ１０６より得ら
れるＲＴＮ信号とを受けて、これら入力信号に基づき、
４種のマイクロプログラムシーケンスモードのうちの１
種を選択指定する信号Ｓ，，Ｓｏを出力し、これをムー
ｐＳＥＱＩ０２に供給するシーケンスモード制御回路で
あり、表−１に示す如く、Ｓ，，Ｓｏ＝“０”でＲＯＭ
アドレスをインクリメント（十１）するためのムーＰＣ
＋１指示を行ない、Ｓ，＝“０”，Ｓｏ＝“１”で現在
アドレスを十１したアドレスを待避してブランチするた
めのＢＡＬ指示を行ない、Ｓ，＝“１”，Ｓｏ＝“０”
で待機したアドレスをＲＡＲＩ ０３に移すためのＲＴ
Ｎ指示を行ない、Ｓ，，Ｓ２＝“１”で外部より与えら
れたアドレスをＲＡＲＩ０３にセットするためのＢＲ指
示を行なうものである。
モリ保護チェックサブルーチンの先頭アドレスを発生す
るアドレス発生回路、１０２は信号Ｓ，，Ｓｏによるシ
ーケンス指定に基づいてマイクロプログラムのシーケン
ス制御を行なうマイクロプログラムシーケンサ（以下ム
ーｐＳＥＱと呼称する）、１０３はこの山一ｐＳＥＱＩ
０２に設けられたＲＯＭアドレスレジスタ（以下ＲＡＲ
と呼称する）、１０４はこのＲＡＲＩ０３のアドレス指
定により語出し制御されるマイクロプログラム格納用の
ＲＯＭ，１０５はこのＲＯＭＩ０４より読出されたマイ
クロ命令を一時記槍するＲＯＭデータレジスタ（以下Ｒ
ＤＲと呼称する）、１０６はこのＲＤＲＩ０５に貯えら
れたマイクロ命令を解鈍するデコーダ、１０７はプログ
ラムステイタスワード（ＰＳＷ）の第７ビット（ＰＳ０
７）につて指定されるメモリ保護モード情報（“１”）
を貯える第１のフリップフロップ（以下第１のフラグと
呼称する）、１０８はこの第１のフラグ１０７のセット
出力“１”と上記デコーダ１７６より得られるメモリラ
イト信号（ＭＷ）とが入力された際に信号Ｓ（‘‘１”
）を出力するアンドゲート、１０９はこのアンドゲート
１０８より得られる信号Ｓまたは上記デコーダー ０６
より得られるＢＡＬ信号が入力されることにつてＢＡＬ
モードの条件信号Ｍ，を出力するオアゲート、１１０は
テスト信号（ＴＥＳＴ）と上記デコーダー ０６より得
られるブランチ（ＢＲ）信号とが入力された際にＢＲモ
ードの条件信号Ｍ２を出力するアンドゲート、１ １
１は上記信号Ｍ，，Ｍ２と上記デコーダ１０６より得ら
れるＲＴＮ信号とを受けて、これら入力信号に基づき、
４種のマイクロプログラムシーケンスモードのうちの１
種を選択指定する信号Ｓ，，Ｓｏを出力し、これをムー
ｐＳＥＱＩ０２に供給するシーケンスモード制御回路で
あり、表−１に示す如く、Ｓ，，Ｓｏ＝“０”でＲＯＭ
アドレスをインクリメント（十１）するためのムーＰＣ
＋１指示を行ない、Ｓ，＝“０”，Ｓｏ＝“１”で現在
アドレスを十１したアドレスを待避してブランチするた
めのＢＡＬ指示を行ない、Ｓ，＝“１”，Ｓｏ＝“０”
で待機したアドレスをＲＡＲＩ ０３に移すためのＲＴ
Ｎ指示を行ない、Ｓ，，Ｓ２＝“１”で外部より与えら
れたアドレスをＲＡＲＩ０３にセットするためのＢＲ指
示を行なうものである。
表−１
また、１１２は主メモリ保護チェックサブルーチンの実
行によって許可された主メモリアクセス要求を保持し指
標する第２のフリップフロップ（以下第２のフラグと呼
称する）、１１３はこの第２のフラグ１１２のセット出
力（主メモリアクセス要求）を上記デコーダー０６より
得られるＲＴＮ信号に基づいて出力制御するアンドゲー
ト、１１４は上記アンドゲート１０８より信号Ｓが出力
されない際すなわちアンドゲート１０８の出力が“０”
の際に上記デコーダ１０６より得られるメモリアクセス
の開始を指示するスタート信号（ＳＴＡＲＴ）を出力制
御するアンドゲート、１１５は上記アンドゲート１１３
またはアンドゲート１１４の“１”出力を受けることに
よってメモリアクセス信号ＡＭ（“１”）を出力するオ
アゲート、１ １ ６はＢＡＬ処理に先立ち、デコーダ
ー ０６より得られる主メモリに対する書込み／議出し
信号、データサイズ（フルワード、ハーフワード、バイ
ト）指定信号等各種の主メモリサイクルモード情報を貯
える主メモリサイクルモード保持レジスタ（以下ＭＯＭ
Ｒと呼称する）、１ １ ７は上記オアゲート１１５よ
り得られるメモリ、アクセス信号ＡＭに基づいて上記Ｍ
ＣＭＲＩ １ ６の内容に従う主メモリアクセス制御を
行なう制御を行なうメモリコントロール回路である。
行によって許可された主メモリアクセス要求を保持し指
標する第２のフリップフロップ（以下第２のフラグと呼
称する）、１１３はこの第２のフラグ１１２のセット出
力（主メモリアクセス要求）を上記デコーダー０６より
得られるＲＴＮ信号に基づいて出力制御するアンドゲー
ト、１１４は上記アンドゲート１０８より信号Ｓが出力
されない際すなわちアンドゲート１０８の出力が“０”
の際に上記デコーダ１０６より得られるメモリアクセス
の開始を指示するスタート信号（ＳＴＡＲＴ）を出力制
御するアンドゲート、１１５は上記アンドゲート１１３
またはアンドゲート１１４の“１”出力を受けることに
よってメモリアクセス信号ＡＭ（“１”）を出力するオ
アゲート、１ １ ６はＢＡＬ処理に先立ち、デコーダ
ー ０６より得られる主メモリに対する書込み／議出し
信号、データサイズ（フルワード、ハーフワード、バイ
ト）指定信号等各種の主メモリサイクルモード情報を貯
える主メモリサイクルモード保持レジスタ（以下ＭＯＭ
Ｒと呼称する）、１ １ ７は上記オアゲート１１５よ
り得られるメモリ、アクセス信号ＡＭに基づいて上記Ｍ
ＣＭＲＩ １ ６の内容に従う主メモリアクセス制御を
行なう制御を行なうメモリコントロール回路である。
ここでＢＡＬ動作を説明すると、ＲＡＲＩ ０３のアド
レス指定に基づくＲＯＭＩ０４の議出し出力（マイクロ
命令）がＲＤＲＩ０５に貯えられることにより、このＲ
ＤＲＩ０５の内容はデータラインＬ，Ｌに出力される。
レス指定に基づくＲＯＭＩ０４の議出し出力（マイクロ
命令）がＲＤＲＩ０５に貯えられることにより、このＲ
ＤＲＩ０５の内容はデータラインＬ，Ｌに出力される。
データラインＬ，を介したデータはデコーダ１０６に送
られて解読され、データ内容に基づく各種の信号が出力
される。ここでデコーダ１ ０６よりＢＡＬ信号が出力
されるとこのＢＡＬ信号はオアゲート１ ０９を介しＢ
ＡＬモードの条件信号Ｍ，としてシーケンスモード制御
回路１１１に入力される。これによってシーケンスモー
ド制御回路１ １ １からはＢＡＬシーケンスモードを
示す信号Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が
出力され、ムーｐＳＥＱＩ０２をＢＡＬモードーこ設定
する。一方、データラインＬ２を介したデータ（サブル
ーチンの先頭アドレス）はデータライン−を経て山一ｐ
ＳＥＱＩ０２に送られ、ＲＡＲＩ０３に入力される。上
託した動作が通常のＢＡＬ動作である。また主メモリ保
護モード下に於いては次のようなＢＡＬ動作が行なわれ
る。主メモリ保護モード時に於いては第１のフラグ１０
７がセット状態となって主メモリ保護モードを指標して
おり、この際デコーダ１０６よりメモリライト信号（Ｍ
Ｗ）が出力されると、アンドゲート１０８から“１”レ
ベルの信号Ｓが出力され、この信号Ｓがアドレス発生回
路１０１に送られるともにオアゲート１０９に送られる
。これによってオアゲート１ ０９からは上記した通常
にＢＡＬモード時と同機のＢＡＬモードの条件信号Ｍ，
が出力され、この信号Ｍｏによりシーケンスモード制御
回路１ １ １からはＢＡＬシーケンスモードを示す信
号Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力さ
れて仏−ＰＳＥＱＩ０２がＢＡＬモードとなり、更に上
記信号Ｓに基づきアドレス発生回路１０１が起動されて
このアドレス発生回路１０１より出力される、主メモリ
保護チェックサブルーチンの先頭アドレスがムーＰＳＥ
ＱＩ０２に送られＲＡＲＩ０３入力される。一方、ＭＣ
ＭＲＩ １ ６にはＢＡＬモードの実行に際し、デコー
ダ１０６からのメモリライト信号（ＭＷ）出力時に於い
て、主メモリに対する書込み／議出し信号、データサイ
ズ指定信号等各種の主メモリサイクルモード情報が貯え
られる。また上記主メモリ保護モード時に於けるＢＡＬ
制御時に於いてはアンドゲート１ １ ４が閉じられる
ため、デコーダー０６よりスタート信号（ＳＴＡＲＴ）
が出力されても、これに基づく主メモリアクセス信号Ａ
Ｍは出力されず、この際の書込みモードは上託したＭＣ
ＭＲＩ １ ６に保持される。このように主メモリ保護
モード下に於いて書込み指示があると、書込みを指示す
るマイクロ命令の実行は禁止され、サブルーチンジャン
プのマイクロ命令すなわちＢＡＬ命令に変えられる。次
にこの発明に係るＢＡＬ動作について説明を行なう。先
ず通常のＲＴＮ動作を説明すると、ＲＤＲＩ０５の内容
に基づくデコーダ１０６の解読により、当該デコーダ１
０６よりＲＴＮ信号が出力されると、この信号がアンド
ゲート１１３に送られるとともにシーケンスモード制御
回路１１１に送られる。これによってシーケンスモード
制御回路１１１からはＲＴＮシーケンスモードを示す信
号Ｓ，，Ｓｏ（Ｓ，＝“１’’，Ｓｏ＝“０”）が出力
され、ムーＰＳＥＱＩ０２がＲＴＮモードとなって、上
記ＢＡＬモード時に待避しておいたＲＣＭアドレス（メ
インプログラム戻り番地）をＲＡＲＩ０３に入力し、メ
インプログラムの処理に入る。通常のＲＴＮ動作はこれ
で終了するが、上記主メモリ保護モード下に於けるＢＡ
Ｌによる主メモリ保護チェックサブルーチンのチェック
を経たメモリアクセス要求が第２のプラグ１１２にセッ
トされ、当該フラグ１１２がセット状態となっている際
は、このフラグ１１２のセット出力ぐ１”）がデコーダ
１０６より得られるＲＴＮ信号に基づいて出力制御され
、オアゲート１１５を介しメモリアクセス信号（ＡＭ）
としてメモリコントロール回路１１７に入力される。こ
れによってメモリコントロール回路１１７では、上記主
メモリ保護チェックサブルーチンの実行時にＭＣＭＲＩ
１６に貯えられた主メモリサイクルモード‘こ従ってメ
モリアクセス制御を行なう。すなわち第２のフラグ１１
２がセット状態となってメモリアクセス要求を指標して
いる際は主メモリ保護チェックサブルーチンからのメイ
ンプログラムへのＲＴＮ動作に伴って主メモリのアクセ
ス制御が行なわれる。以上詳記したようにこの発明によ
れば、メモリ保護チェックサブルーチンからメインプロ
グラムへのＲＴＮ動作と主メモリアクセス動作とが１回
のマイクロ命令で実行でき、かっこの際の主メモリアク
セスの実行がフラグによりコントロールできるため、マ
イクロプログラムに於ける制御処理能力が向上され、か
つ、プ。
られて解読され、データ内容に基づく各種の信号が出力
される。ここでデコーダ１ ０６よりＢＡＬ信号が出力
されるとこのＢＡＬ信号はオアゲート１ ０９を介しＢ
ＡＬモードの条件信号Ｍ，としてシーケンスモード制御
回路１１１に入力される。これによってシーケンスモー
ド制御回路１ １ １からはＢＡＬシーケンスモードを
示す信号Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が
出力され、ムーｐＳＥＱＩ０２をＢＡＬモードーこ設定
する。一方、データラインＬ２を介したデータ（サブル
ーチンの先頭アドレス）はデータライン−を経て山一ｐ
ＳＥＱＩ０２に送られ、ＲＡＲＩ０３に入力される。上
託した動作が通常のＢＡＬ動作である。また主メモリ保
護モード下に於いては次のようなＢＡＬ動作が行なわれ
る。主メモリ保護モード時に於いては第１のフラグ１０
７がセット状態となって主メモリ保護モードを指標して
おり、この際デコーダ１０６よりメモリライト信号（Ｍ
Ｗ）が出力されると、アンドゲート１０８から“１”レ
ベルの信号Ｓが出力され、この信号Ｓがアドレス発生回
路１０１に送られるともにオアゲート１０９に送られる
。これによってオアゲート１ ０９からは上記した通常
にＢＡＬモード時と同機のＢＡＬモードの条件信号Ｍ，
が出力され、この信号Ｍｏによりシーケンスモード制御
回路１ １ １からはＢＡＬシーケンスモードを示す信
号Ｓ，，Ｓｏ（Ｓ，＝“０”，Ｓｏ＝“１”）が出力さ
れて仏−ＰＳＥＱＩ０２がＢＡＬモードとなり、更に上
記信号Ｓに基づきアドレス発生回路１０１が起動されて
このアドレス発生回路１０１より出力される、主メモリ
保護チェックサブルーチンの先頭アドレスがムーＰＳＥ
ＱＩ０２に送られＲＡＲＩ０３入力される。一方、ＭＣ
ＭＲＩ １ ６にはＢＡＬモードの実行に際し、デコー
ダ１０６からのメモリライト信号（ＭＷ）出力時に於い
て、主メモリに対する書込み／議出し信号、データサイ
ズ指定信号等各種の主メモリサイクルモード情報が貯え
られる。また上記主メモリ保護モード時に於けるＢＡＬ
制御時に於いてはアンドゲート１ １ ４が閉じられる
ため、デコーダー０６よりスタート信号（ＳＴＡＲＴ）
が出力されても、これに基づく主メモリアクセス信号Ａ
Ｍは出力されず、この際の書込みモードは上託したＭＣ
ＭＲＩ １ ６に保持される。このように主メモリ保護
モード下に於いて書込み指示があると、書込みを指示す
るマイクロ命令の実行は禁止され、サブルーチンジャン
プのマイクロ命令すなわちＢＡＬ命令に変えられる。次
にこの発明に係るＢＡＬ動作について説明を行なう。先
ず通常のＲＴＮ動作を説明すると、ＲＤＲＩ０５の内容
に基づくデコーダ１０６の解読により、当該デコーダ１
０６よりＲＴＮ信号が出力されると、この信号がアンド
ゲート１１３に送られるとともにシーケンスモード制御
回路１１１に送られる。これによってシーケンスモード
制御回路１１１からはＲＴＮシーケンスモードを示す信
号Ｓ，，Ｓｏ（Ｓ，＝“１’’，Ｓｏ＝“０”）が出力
され、ムーＰＳＥＱＩ０２がＲＴＮモードとなって、上
記ＢＡＬモード時に待避しておいたＲＣＭアドレス（メ
インプログラム戻り番地）をＲＡＲＩ０３に入力し、メ
インプログラムの処理に入る。通常のＲＴＮ動作はこれ
で終了するが、上記主メモリ保護モード下に於けるＢＡ
Ｌによる主メモリ保護チェックサブルーチンのチェック
を経たメモリアクセス要求が第２のプラグ１１２にセッ
トされ、当該フラグ１１２がセット状態となっている際
は、このフラグ１１２のセット出力ぐ１”）がデコーダ
１０６より得られるＲＴＮ信号に基づいて出力制御され
、オアゲート１１５を介しメモリアクセス信号（ＡＭ）
としてメモリコントロール回路１１７に入力される。こ
れによってメモリコントロール回路１１７では、上記主
メモリ保護チェックサブルーチンの実行時にＭＣＭＲＩ
１６に貯えられた主メモリサイクルモード‘こ従ってメ
モリアクセス制御を行なう。すなわち第２のフラグ１１
２がセット状態となってメモリアクセス要求を指標して
いる際は主メモリ保護チェックサブルーチンからのメイ
ンプログラムへのＲＴＮ動作に伴って主メモリのアクセ
ス制御が行なわれる。以上詳記したようにこの発明によ
れば、メモリ保護チェックサブルーチンからメインプロ
グラムへのＲＴＮ動作と主メモリアクセス動作とが１回
のマイクロ命令で実行でき、かっこの際の主メモリアク
セスの実行がフラグによりコントロールできるため、マ
イクロプログラムに於ける制御処理能力が向上され、か
つ、プ。
グラム処理時間が短縮できる。
図はこの発明の一実施例を示すブロック図である。
１０１・…・・アドレス発生回路、１０２…・・・マイ
クロプログラムシーケンサ（ムーＰＳＥＱ）、１ ０３
・・・リ・ＲＯＭアドレスレジスタ（ＲＡＲ）、１０４
．．．．，．ＲＯＭ、１ ０ ５．・・・・・ＲＯＭデ
ータレジスタ（ＲＤＲ）、１０６・・・・・・デコーダ
、１０７，１１２……フラグ、１０８，１１０，１１３
，１１４……アンドゲート、１０９，１１５……オアゲ
ート、１１６・・・・・・主メモリサイクルモード保持
レジスタ（ＭＣＭＲ）、１１７……メモリコントロール
回路。
クロプログラムシーケンサ（ムーＰＳＥＱ）、１ ０３
・・・リ・ＲＯＭアドレスレジスタ（ＲＡＲ）、１０４
．．．．，．ＲＯＭ、１ ０ ５．・・・・・ＲＯＭデ
ータレジスタ（ＲＤＲ）、１０６・・・・・・デコーダ
、１０７，１１２……フラグ、１０８，１１０，１１３
，１１４……アンドゲート、１０９，１１５……オアゲ
ート、１１６・・・・・・主メモリサイクルモード保持
レジスタ（ＭＣＭＲ）、１１７……メモリコントロール
回路。
Claims (1)
- １ ブランチアンドリンクモードとリターンモードとを
含む複数種のマイクロプログラムシーケンスモードから
任意のモードを選択的に指定するモード制御回路、およ
びこのモード制御回路の指定に基づくプログラムシーケ
ンス処理を実行せしめるマイクロプログラムシーケンサ
と、主メモリアクセス要求を指標するフラグと、このフ
ラグの主メモリアクセス要求をマイクロ命令の解読結果
に基づくリターン信号により出力制御せしめる第１のゲ
ート回路と、この第１のゲート回路の出力信号またはマ
イクロ命令の解読結果に基づくスタート信号を受けるこ
とによつて主メモリアクセス要求信号を得る第２のゲー
ト回路と、ブランチアンドリンク処理の実行に際し主メ
モリサイクルのモードを保持するメモリサイクルモード
保持回路とを備え、ブランチアンドリンク処理の実行後
に於けるリターン命令出力時に、上記フラグの主メモリ
アクセス要求を許可して、この主メモリアクセス要求に
より上記メモリサイクルモード保持回路の内容に従う主
メモリアクセス制御を行なうことを特徴としたマイクロ
プログラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029393A JPS6029410B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53029393A JPS6029410B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54122054A JPS54122054A (en) | 1979-09-21 |
| JPS6029410B2 true JPS6029410B2 (ja) | 1985-07-10 |
Family
ID=12274886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53029393A Expired JPS6029410B2 (ja) | 1978-03-15 | 1978-03-15 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6029410B2 (ja) |
-
1978
- 1978-03-15 JP JP53029393A patent/JPS6029410B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54122054A (en) | 1979-09-21 |
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