JPS603025A - マイクロプログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は，データ処理装置において＋　？ｂ制御メモリ
に対するアドレス制御の改善され／こマイクロプログラ
ム制御方式に関する。

〔従来技術〕

従来，マイクロブログラム制御力式において。

制御メモリに７４するアドレスを制御するために。

命令レジスタの動作コードをデコードして制御メモリを
アクセーヌする方法−′：・、命令レジスタと制御メモ
リとの間に第２の制御１１メモリをおき、これに命令ｈ
１＋ごとに制御１メモリの先頭番地を割当て、命令語の
動作コードにより第２の制御メモリをアクセスする方法
が採用さｔ′１ていた。この方法によれば、対応するア
ドレスロク−一−−７ヨンから命令語の制御メモリにお
ける先頭アドレスが読出されて制御メモリかアクセスさ
れ、ω゛６出されたマイクロ命令を実行することにより
データ処理装ｒＡか制御されていた。しかし乍ら、これ
らの方式においては。

各マクロ　命令ごとに先頭番地か異なることになるため
、非常に多くの制御メモリの容量が必要となるという欠
点かあった。こわ、を改良する方式として＋　！ｔｉ制
御メモリをブ゛−り準備ルーチン表実行ルーチンとに分
け、マク０命令がその制御メモリの各ルーチン丘・共通
に使用できるようにして、さらに第２の制御メモリに各
ルーチンの先頭番地を各マクロ命令ごどに持つ」：うに
しておく方法が考えられている３、しかシフ、この方法
では、第２の制御メモリにｈ記憶されるアドレスが各マ
クロ命令ととの１ワードに複数個もつことになり、第２
の制御メモリのビット方向に容量か」％加１〜でし捷う
。したがって、−１−記いずれの方式によるも、／・−
ドウエアの増加を招くことになり、経済的でない。

〔発明の目的〕

本発明の目的は、第２の制御メモリをアクセスする際、
必要な制御を行なうための複数のレジスタと、これ等の
レジスタを交ＦＪ−に使い分ける？Ｉｉ制御手段とを設
り、マクロ命令か実行されるとき　、ｌ、λ初に第２の
制御メモリを読出し、さら（どこ、上記制御手段の？Ｉ
ｆ制御フリンノ°フロッグの状態に従って７ｆｒび第２
の制省］ｊメモリを読出ずことによって、第２のｆｔｉ
制御メモリのピノ）・方向の客用を減らずことが出来る
とともに、第１の制御メモリの谷：１１−を増肋１させ
ることなくマイクロプログラムを格納することのできる
データ処理装置におけるマイクロゾログラム制御方式を
提供することにある。

以下全日 １発明の構成〕 本発明によるマイクロゾログラム制御方式は。

命令ｉｉｎを保持する命令レジスタと、マイクロン０ロ
グラムを記憶する第１の制御メモリとを有し、該命令レ
ジスタからのマクロ命令にしたがって該第１の制御メモ
リより読出され／こマイクロプログラムにより処理を行
なうデータ処理装置において。

前記第１の制御メモリから読出されたマイクロ命令を保
１−．Ｊするマイクロ命令レジスタと９次に実行１べき
マイクロ命令のア）゛し７．を保持し、前記第１の！ｌ
ｔ制御メモリへ供給する／こめの制御メモリアドレスレ
ジスタと、前記第１の制御メモリに格納されているマイ
クロ命令ルーチンの先頭アドレスを示す、特定フィール
ドゝを記憶している第２の制御メモリと、該第２の制御
メモリから前記命令レノヌクの更新指示信号に応答して
読出された特定フィールドを交互に保持する複数のレジ
スタと、前記第２の制御メモリをＭｌ；出ずため前記命
令レジスタの動ｆ′ｔコードと命令レジスタの更新指示
信号により決められるアドレスを供給する第２のアドレ
ス手段と、少くとも前記第２の制御メモリの特定フィー
ルドと該４’、！ｉ定フイベルトを保持する前Ｎ（２複
数のレジスタの出力を選択し７前記制何１ノモリアドｖ
ｙｖノスタヘアドレスを供給する第１のアドレス手段と
、前記第１の制御メモリのある１つのマイクロ命令に応
答し、前記第１と第２のアドレス手段をｆｌｊ制御する
手段とから構成されることを特徴とする。

〔発明の実施例〕

次に１本発明に」＝るマイクロッ０ログシム制餌ｊ力式
について実施例を挙り′１図面を参照して詳細（ｌこ説
明する。

第１図は本発明を適用した実施例としてブ゛−タ処理装
置の構成をゾｏ、り図により示したものである。このＩ
ｇｌ　において、１は命令レノヌタ、２１ｄ第Ｊのｆ！
ｉＩＩ御メモリ、３はマイクロ命令レジスタ。

４は第１の制御メモリ用アドレスレジスタ、５は＋１加
算器、１１は第２の制御１１メモリ、１２および１６は
第２の制御メモリの特定フィールドを保持する読出しレ
ノヌク、Ｊ３は第１のアドレス回路（アドレノ手段）、
１４は制御回路（制御手段）。

＋５ｆｄ第２のアドレス回路（アドレス手段）である。

第１の制笹（ｊ）七り２は７通常、データ処理装置（て
おいて実行されるマクロ命令を解読し、該マク’Ｑ令に
ＬｌＬ、したマイクロ命令を実行する。す々わら、マク
ロ命令が実行されるとき、第１の制御メモリア１゛レス
レノスク４に１ｊｒｌ始アドレスがイ菖号ｒ”１１　ｉ
３．１を通して−Ｉ）えられる。そして、この開始アｌ
゛レヌは化は線４０１から４０３を通して加勢器５−＼
アドレスを゛＋ビ′するために送られる。加勢され／こ
アドレス斡Ｊ信シツ゛線５０１を通して第１のアドレス
回路１３に送出される。このとき、第１のアドレス回路
１３で−１受けたアドレスが信号率’ｒＪ　５０．１　
ｆ（よる＋１力０智、暑：・）５からのアドレスか。

イ１：号ｉ！１１１２１を通して送られてくる開始アド
レスか、信号線１６１を通して送られてくる開始アドレ
スか、あるいは信号線＋　１．　ＩＩから１１３を通し
て送られてくる開始アドレスかを制御＠１４１゜１４２
．１４３および１４４からの信号制御によって選択する
。い甘、＋１加算器５からのアドレスが選］１＜さおで
いれは、前述のように第１のアドレス回路］３から゛」
−ビ′加ｐさｔＬ７’辷ア［゛レヌか第１の制ｉｒ［Ｉ
Ｉメモリアｌ＋レスレノスタ４に送られ、この結果、信
弓糺！４０］＞よび４０２を通して第１０制向１メモリ
２をアクセスする１、こノ１によって。

第１の制往］メモリ２から信号線２０１を通［２てアド
レスロケーンヨン（＋（記・１．’ｉｊ、されているマ
イクロ命令がマイクロ命令し、゛メタ３（・こＦ＆　ｉ
ｆ−：さノＩン：’　６１．ｉｎ！′、ｉ＊’；目、加
勢器；５によって得られ／（−アドレスに」、り次ノＺ
に第１の制預１１メモリ２からマイクロ命令イ令かマイ
クロ命令レノスタ３　Ｋ　＃１″し出さ７１−　、　メ
イン（Ｊ都令が実行される。

ところで、このようにマクロ命令か実行されるときは、
雪ず命令レノヌタ１（／こマクロ命イ）かメインメモリ
（図示せず）よりＨし出されて保持されている。命令レ
ノスタ１はレノスタ史新イ「１シひ１００に応答して内
容が更１ｉされる。、命令レノスタ１が更新されるとき
、制御回路１４の具体的なイ１））成例を示す第２図に
おいて、制御１フリツノ°ノロツノ°゛１４−１が同じ
更新信号１００をうけで゛ビ′にセットされる。これに
より、信号線１．４０１．　、　’＋　４７を通して第
２のアドレス回路１５の最下位ビットに１″が現われる
。そして、命令レノスタ１が更新され／こ結果、信号線
１０１を通して更新された命令レノスタ１の動作コード
が第２のアドレス回路１５へ送られる。第２のアト１７
ヌ回路１５の出力は信号線１５１を通して第２の制御メ
モリ１１をアクセスする。第２の制御メモリ］１から読
出され／ζ特定ツイール１゛の内容（開始アドレス）　
＋ｄイｒｉｑ　％線１１１をｊ市して読出レジスタ１６
．捷たけ、尻出レノスタ１２ｔ／こセットされる。ここ
で、どちらにセットされるかは、制御回路１４０制御フ
リノゾフ口、ゾ１４−１および１４〜２の内容による。

い１．第２図において、制御１フリッゾフロッノ’　、
＋　４−　］が゛１″′のとき、制御フリッゾフロッフ
。

１４−２が”　ｏ　”であるならは、信号線］、　４０
１　。

１４０２および１４０３を通してＡＮＤ回路１４−８の
一方の入力へ制御フリッゾフロッフ’　１．４−１の内
容が送られ、さらに信号線］、　４０７　、　ｉ　４１
１を通してＡＮＩ）回路１４−８の他方の入力に制御フ
リソゾフロッフ０１４−２の内容か送られる。このとき
、　ＡＮＤ回路１４−８は出力信号線！１４０６に論理
Ｌｌ　ｉ　ＩＩを出力し、制御フリップノロノブ１４−
２に”　］　”がセットされる。この結果、　ＡＮＤ回
路１４−４の出力信号線１４６とＡＮＤ回路１４−５の
出力信号線１４５には、それぞれの６６１１理信号値か
現われる。すなわち、　ＡＮＤ回路１４−４は、信号線
１．４０］。

］　４０２　、１４．０４を通して論理”　１　”が−
力に入力し、信号線］／１０７，１．４０８を通して論
理”　１　”が他力に入力され、その結果出力信号１％
！１４６には”］”が出力される。寸だ、　ＡＮＩ）回
路］４−５には。

信号線１４０１　、　］　４０２　、　］　４０５を通
して一力の入力に１″が送られ、他方の入力には信−５
劃１］４０７゜１４０９を通して“０″がりえられる。

この結果７出力信号線１４５は論理１°Ｏｌｌとなる。

上記のごとく、信号線１４５と１４６とに付勢された出
力によって、読出レノスタ］２には、前記第２の制御メ
モリ１１より読出された開始アドレスが信号、Ｖｉ！］
　］　］　、　１　］　２を通してセットされ。

読出レノスタ１６にはセットされない。との状態におい
て、い１．制御メモリアトゞレスレノヌタ４によりアク
セスされている第１の制御メモリ２の出力信Ｙ３線２０
２に、実イ″Ｊ中のマクロ命令の最後のマイクロ命令ス
テラフ０を示すマイクロ命令があると１゛れ妊、この出
力什１号によって制御回路１４が両度応答する。このマ
クロ命令の最後のマイクロ命令ステアフ０を示すマイク
ロ命令に応答して。

命令レノヌク１に保持されている命令語の動作コードに
より、第２のアドレス回路１５を通して第２の！ｔｉｌ
ｌ　＆ｉｉｌメモリ１１がアクセスされる。すなわち。

信号線２０２に得られ／ξｌｌｉ力は、第２図に示す通
り、デコード回路＋　４．−　、Ｉ　ＯＫ与えられてデ
コードされ、仏−弓線＋４１２．＋４１３を通して匍ｊ
衝ｊンリッソ０７０７ノ’　］、　４．−１をリセット
する。この結果、第２のアドレス回路１５には信号線１
４７により最下位ビ／　ト”０”か送られ、同時に信号
線１０１により送られた動作コードとにより第２の制作
１１メモリ１１をアクセスする。そして、第２の制御メ
モリ１１かも読出された開始アドレスは。

信号線Ｉｌｌ、１１３を通して第１のアドレス回路１３
にＪＸられる。ここでは、信号線（１４１により信号線
１１３からの内容か選択されて、介）弓線１、３１を通
して第１の制御１メ七り用のアト゛レヌレノヌタ４に送
られた後、第１の制ｆｉｌメモリ２をアクセスする。そ
の後、信号ｉ１２０２に開始アドレスの切替指示のマイ
クロ命令か現われると、デコード回路１４−１０ｔでよ
り信号＆！＋４］８，１４］９゜１４２０に選択信号が
んえられる９寸だ、制御ノリ、プフロ、フ’１４−２の
内ネψけ、イ１７弓゛１線１４Ｉ２が”　］　”になっ
たとき、　ＡＮＤ回路１４−９の入力信号線】４１４も
”　１　”になり、イ１．３線１４０７　、　、＋　４
１０を通してＡＮＤ回路１４−９の出カイ１１号、ｉ″
！ｊ　Ｉ　４１５にｊ゛′を出力する。かくして、制ｆ
＋１１ノリ、ノ０フロッグ１４−３がセットされる。開
始アドレスの切替指示があるさ、制御ノリ、ゾンロツノ
’　＋　４−３の出力側からＡＮＤ回路１４−６の人力
（／（”Ｖ’　。

ＡＮＤ回路１４−７の入力に０″かそれぞれイ１−１＋
じＭｉ！Ｊ、　４　］　６　、１４１７を通じて力えら
れているので。

ＡＮＤ回路１４−６の出力信号線１４４には゛ビ′。

和回路１４−７の出力信号線１．４３にはパ０′″か７
−７えられる。これにより、第１のアドレス回路１３に
おいて、信号線１４４により読出レジスタ１２の内容が
信号線１２１を通して選択され、信号線１３１を通して
第１の制御メモリ用アドレスレノヌタ４に送られる。

次に、第２図において、命令レノフタ１０更新信号が信
号線１００に現われると、制御ノリツブフロップ１４−
２はＩ＋　１　ｇＨに保持されたｉｔであるから１次の
タイミングでＡＮＤ回路］４−８に上り制伺］フリッン
０フロップ１４−２の出力を１１　Ｏｎにする。この結
果、前述と同様に、信号線１４０７゜１４．０８，１４
（１９を通してＡＮＤ回路１４−４および１４−５に信
号が送られるが、今度はこれ等の信号が′０″′のため
にＡＮＤ回路１４−５の出力信号線］、　４５　、Ｋ　
”］、”が送られる。この結果、第２のアドレス回路１
５には前述と同様、最下位ビットに”　］　”が入り、
第２の制御メモリ１】をアクセスする。そして７次のマ
クロ命令の実行開始アドレスが読み出され、信号線１１
５を通して読出しレジスタ１６にセットされる。制御フ
リツプフロツプ１４−１は信号線１００に１″が現われ
たのち。

マクロ命令の最後のマイクロ命令ステ、プを示すフィク
ロ命令が第１の制御メモリ２の出カ信号２０２に現われ
ると＋　ｆ　＝ｒ　−ト回路Ｊ　４−．１．　ＯＫより
信号かブ゛コート゛され、信号線１４Ｊ２と信号線１４
１とが１″′になる。これにより、制御フリラフ０フ０
ツフｏＩ　４−１はりセットされる。フリ。

プフロップ１４−１がりセフ１・されると、Ｍひ命令レ
ジスタ１の動作コードと信号線１４７の出力が０″にな
り、第２のアドレス回路ｊ５は次のマクロ命令の開始ア
ドレスを読出ずために仏−展線１５１を通じて第２の制
御メモリ１１をアクセスする。これにより、信号線１１
１，１１３を；１Ｔ＋　して第１のアドレス回路１３へ
読出された内容が送られる。第１のアドレス回路１３で
は、信号線］、　４　］−Ｋよ勺信弓線１１３の出力を
選択し　（Ｍづ線１１３を通して第１の匍Ｊ　Ｉ１１メ
モリ用ア１＋レスレノヌタ４ヘセットする。制御回路１
４におけるイ１；＠線１４２は、セットされ／ζアト゛
レスの＋１されたアドレスを第１のアドレス回Ｗ？Ｊ１
３で選択する七きにイ佐用される。その後、再び開始ア
ドレヌの切替指示が第１の制御メモリ２の出方信号線２
０２に現われると、読出レジスタ１２．または読出レジ
スタ１６のどちらかを選択することになる。ところで、
制御ノリツブフロップＪ４−２は°′０″′にセ、１・
されているため、信号線１，４１２．１４１４が１″′
になった七き、フリラフ０フロツフ’１４−２の出力信
号線１４ｏ７の内容とからＡＮＤ回路１４−９の出力に
は０″が現われて？ｆｔ１ｌ　ｍｌフリンレノノロツノ
０１４−３が０″゛にセットされる。すると、　ＡＮＤ
回路１４〜７の出力信号線１４３はｌ″となり。

ＡＮＤ　ｌｊ’ｊｌ路１．４−６（Ｄ出方信号線１４４
はＩＩ　ＯＩＩとなる。かくして、第１のアドレス回路
１３では、信号線１４３により読出レジスタ１６の内容
が信号線１６１を通して選択され、信号線１３１を通し
て第１の制ｍ＋メモリ用アドレスレノヌタ４にセ。

トされる。このようにして、開始アドレスが読出レジス
タ１２と読出レジスタ１６とを交互に使用することによ
って７次々にマクロ命令を実行する。

以下余日 〔発明の効果〕 以上の説明により明らかなように１本発明によれば、第
２のｆｌｔｌ）御メモリの読出用レジスタを複数一般け
、かつこれ等のレジスタをｆｌｔ制御手段により使い分
け、第２の制御メモリの開始アト゛レノを選択的に使用
することによって、第２の制作１１メモリのビット方向
の容量を減らすことかできるとともに。

第１の制御メモリのマイクロノ０ログラムを増加させる
ことなく実行できる点において、ハードウェアの経済性
を向」−すべく得られる効果は人きい。

【図面の簡単な説明】

第１図は本発明による実施例の（１η成を示すブロック
図、第２１２１は、第１図にお・ける制御］回路の具体
的な構成例を示すブロック［シ］である。図において、
１は命令レノヌク、２は第１の制御１メモリ。 ３はマイクロ命令レジスタ、４はア１゛レスレノスタ、
５は＋１加８１：器、１１は第２の１７＋１飢メモリ。 ］、　２　、１６は読出レジスタ、１３け第１のアドレ
ス回路、１４は制御回路、１５は第２のアドレス回路、
１４−１−３は制御フリソグンロソン’、１４−４〜９
はＡＮＤ回路、１４−１０はテ゛コード回路である。 第１図

Claims (1)

1. 【特許請求の範囲】 １　命令語を保持する命令レジスタと、マイクロプログ
   ラムを記憶する第１の制御メモリとを有し、該命令レジ
   スタからのマクロ命令にしたがって該第１の制御メモリ
   より読出されたマイクロッ。 ログラムにより処理を行なうデータ処理装置において、
   前記第１の制御メモリから読出されたマイクロ命令を保
   持するマイクロ命令レジスタと１次に実行すべきマイク
   ロ命令のアドレスを保持し。 前記第１の制御メモリへ供給するための制御メモリアド
   レスレ′ノスタと、前記第１の制御メモリに格納されて
   いるマイクロ命令ルーチンの先頭アドレスを示す特定フ
   ィールドを記憶している第２の制御メモリと、該第２の
   制御メモリから前記命令レジスタの更新指示信号に応答
   して読出された特定フィールドを交互に保持する複数の
   レジスタと。 前記第２の制御メモリを読出すため前記命令レジスタの
   動作コードと命令レジスタの更新指示’ｆＭ号により決
   められるアドレヌをｆ共重合する第２のアドレス手段と
   、少くとも前記第２の制御メモリの特定フィールドど該
   特定フィールドを保持する前記後薮のレジスタの出力を
   選択し、前記！ｔｉｌｌ　ｇ４１メモリアドレスレノス
   タへアドレスを供給する第１のアドレス手段と、前記第
   １の制御メモリのある１つのマイクロ命令Ｖこ応答し、
   前記第１表記２の７１・゛レヌ手段を制御する手段とか
   ら、１鵡成されることを特徴とするマイクロ７０ログラ
   ム制向１方式。