JPS603031A

JPS603031A - 情報処理装置

Info

Publication number: JPS603031A
Application number: JP58109061A
Authority: JP
Inventors: Satoshi Tanaka; 敏田中
Original assignee: Fuji Electric Co Ltd; Fuji Electric Manufacturing Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1983-06-17
Filing date: 1983-06-17
Publication date: 1985-01-09

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の屈する技術分野〕この発明は、アドレス条件とデータ条件とを組として、
所定の実行プログラムの中断ができるような情報処理装
置に関する。

〔従来技術とその問題点〕

従来の、いわゆるストアードプロクラム方式のもとに、
プログラムの実行を行う情報処理装置にあっては、その
動作の確認、プログラノ・のデパック、障害の調査等の
ために、所定のアｌレス条（′１を設定して、そのアド
レス条件に一致した時点で、実行しているプログラノ、
を中１す↑する機能を持つものがある。

ここで、中１ｔｌｉ条件のアドレスとしては、命令に対
するソエノチアトレス又はう−一タストアアトレスがあ
るが、複数のゾ１１グラムがダイナミックにローデング
され、実行される、いわゆるマルチプログラミングシス
テム−１−でプログラムの実行を行う情報処理装置にあ
って（、ｊ゛、それがとのプＩコグラムにおいてアクセ
スされた）′トレスを意味しているのか、又は、とのシ
ステムの状態におりる処理のアクセスアｌ−レスをＨ味
するのかは、判定できない。

したがって、この上・）な（ｊＬ来のアドレス中断方式
にあっ−Ｃは、中ｔｌｊｉ条件がアドレス条件の一致の
力であることから次のような問題点を有する。

■、マルチプログラミングシステム下で、上記１ａ領域
で特定のプログラノ、の実行中に処理を中断さセる場合
、１つのアｌレスの設定では、必ずしも目的とするプロ
グラノ、で中Ｕ！ｊｉ　シな、い。そこで、目的とする
プロゲラＪ１ご１１月折さ−Ｕるまでに、中断時点ごと
に、その状態を確認し、処理の続行や中断を繰り換えし
て行ねなりればならなくなる。

■、主記憶」二のダイナミックに着換わるデータの内容
がある条件にあって、ある時点で、処理を中［析しよう
とすると［」的と゛する状！ε１に至るまで、データの
（ｉｆＥ認から処理の続行、中断についての処理工程が
非常に多くなり、１間がかかることにソ；ｉ：る。

〔発明の目的〕

この発明は、このような従来技術の問題点をＦｉｌ″決
するとともに請求めるプ１ノグラム又はシステムの所定
の処理状態で、処理を中ＩＵｉさせることが容易な情報
処理装置を１足供する、ことをＩヨ１的とする。

〔発明の要点〕

このような目的を達成するだめのこの発明のｚ１￥徴は
、設定された所定のアドレス条件に応して、実行プｒＪ
グラムの処理を中１１１１できる機能を有する情報処理
装置において、アドレス条（’ｌとともにデータ条件を
設定でさる条ｆＩｌ設定Ｔ段を設ｉＪで、これらアドレ
ス条件及びデータ条（１１の２−）の条（）１の成立を
もって中断をさ−Ｕるというものである。

〔発明の実施例〕

以下、この発明の−・ブイ前例について図面を用いて説
明する。

第１１ンロＪ、この発明を通用した情報処理装置の要部
のブロック図である。

情（・１５処理装置３０は、中断条（／Ｉを決めるスト
アアドレス・データ設定部及びフェッチアドレス・デー
タ設定部と、これらに対するそれぞれの中断条件の成立
を検出するそれぞれの照合部、そしζ、それぞれの照合
部からの照合結果を論理変換して、設定条件との一致を
見て、中ｔｌＪｉ信昇を発生Ｊる複合条件判定部とを備
えている。

ずなわ右ハストアアトレス・データ設定部は、複合条件
設定器１Ｇとストアアドレス・データ条件設定レジスタ
群４とから構成され、フェッチアドレス・データ設定ｒ
）１）は、複合条件設定器１６とフェッチアトレス・デ
ータ条件設定レジスタ群１０とから構成されている。

ここに、ストアアドレス・データ条件設定レジスタ群４
及びツー、ソチア１−Ｉ／ス・データ条件設定レジスタ
群１０は、上記１．１装置−にの任意の実行−５′ドレ
スとデータを組合せて？ｊｌ数＆１．１設定できるよう
に構成されている。このため、例えシ３１、ストアアド
レス・データ条件設定レジスタＸ（１４てＧ、１、アｌ
レスとデータとを１川として記１ぎするものてあ−９で
、この１組をそれぞれ記１ａするアｌレス記惰部分Δ１
→−データ記１ａ部分Ｉ）１．アＩ・レス記１息部／）
）Δ２＋データ記１．ｑ部分１）２　、−ｊ’　ｌ−レ
ス記憶部分Δ３→−データ記惇部分Ｄ３．　・・・、ア
１．１／ス記１き１；Ｉ；分Ａｎ　４デ一タ記憶部分［
）１１と６具えている。また、フェッチアトレス・デー
タ条イア１設定し・シスタ群１０では、アドレスとデー
タ吉をＩＨｌｌとして記憶するものであって、この１組
をそれぞれ記１ａするアドレス記１、ａ部分ＦΔＩＩ−
データ記１琢部う３０■〕１．７Ｆｌｚス記１１部分Ｆ
　Ａ２　”　データ記１．？、ｆｆＢ　３７’　ＯＰ　
２、アドレス記憶部分ＦΔ３＋データ記ＩＱ部分ＯＰ３
、・・・、アドレス記１意部分ＦΔｍ−１データ記１（
７部分ＯＰｍを其えている。

また、ストテア１−ルスＩ−そのアｌ”　Ｌ−ス値にお
りるデータ（Ｊ以下、ストアアドレス値＋データという
）に対する中断条件の成立を検出する照合部として、ス
トアアトし・ス・データ条件判定器５とストアアドレス
・データ条件論理変数レジスタ群６とが設番ノられてい
る。これに幻し、フェッチアドレス値Ｉ＝そのアドレス
値に、１．ｉ　ＤＪるデータ（以下、フェッチアドレス
値十データという）に対する中断条件の成立を検出する
照合部としては、フェッチアドレス・データ条件判定器
１１とフ、７チアＩＳレス・オペＬ・−シコン条件論理
変数レジスタＩＹ１２とが設りられている。

そして、これら照合部は、実行プログラムがアクセスす
る、その時々のアドレス値十そのアドレス４ｆｔｌこお
りるデータ（以下、アドレス値＋データという）と、設
定されたｒｌ＋ｌ折条件（アドレス値→−データ）とを
比軸照合する。

なお、これらストアアドレス・データ条件論理変数レジ
スタ７１１’　６及びフェッチアトレス・オペレーショ
ン条件論理変数レジスタ群１２ば、ストアアドレス・デ
ータ条（７１判定器５及びフェッチアトレス・データ条
件判定器１１からのそれぞれにり１する照合の結果前た
一致、不一致を示す制定結果信号を記憶する、いわゆる
゛フラク゛の役割を巣ずものである。

そこで、それぞれの照合の結果に対応し、て、ストアア
ドレス・データ条イノ１給理変数レソスタＩｌ’ｐ　［
ｉでは、論理変数レジスタＸｌ＋　χ２．Ｘ３．　・・
・、Ｘｎ、フェンチア１−レス・オペレーション条件論
理変数レジスタ群１２では、論理変数レジスタＹｌ、Ｙ
２．Ｙ３．　・・・、Ｙｍを具えている。

そして、ストアアドレス・データ条（７１論理変故レジ
スタ群６及びフェッチアトレス・オペレーション条件論
理変数レジスタ群１２の信号は、それぞれ中断信号を発
生ずる複合条件判定部を構成する複合条イア１判定器１
８に人力されていて、所定の論理変換を受Ｌ−１で、複
合条件設定器１６からの条件信号と照合される。その１
１．１ｊ果、これらか一致しているときに、中断信号綿
２０　ｌ二に中断信“弓を発生ずる。

ところで、図中、１はメモリアドレソし・シスタ（ＭΔ
Ｒ）、２は、メモリデークレジスク（ＭＤＲ）、７は、
オペレーションレジスタ（ＯＰＲ）であり、３は、スト
ア条件」１１定ストロ一ブ信号線、８は、ストアアドレ
ス・データ条件判定器５を介してメモリアドレスレジス
タ２に接続されたア１”レスレジスクデータ線、９は、
フェッチ条件判定ストシ１−ブ信弓線である。また、１
３及び１４は、複合条件判定ストローブ信号線、１５は
、条件設定信号線、そして、１９は、腹合条件識別レジ
スタである。

次に、以−Ｌの構成を備える情報処理装置３０の全体的
な動作について説明する。

まず、メモリアドレスレジスタ１と、メモリデータレシ
スク２、ストア条件判定ストローブ信号線３、オペレー
ションレジスタ７、そして、フェノヂ条件刊定スＩ・ロ
ーブ信号線９は、一般的に、情報処理語（ξに備えられ
ている構成要素であって、情報処理装置３０の処理装置
（図示せず）が主記憶装置からデータを読込む場合には
、対応するデータのアドレス値を、まず、メモリアドレ
スレジスタ１にセノｌ−して、主記憶装置をアクセスし
、ｅｆｔ出しノこデータをメ℃−リデータレソスク２に
セントする。一方、命令を上記１２装恒″からフ、）−
ノチする場合には、フェッチアドレス１直をメモリアト
ｌ／スレジスク１にセントして、主記憶装置をアクセス
し、続出したオペレーションコーＦ’　（この明？１１
１書でＩｔ、データの概念の中に、このオペレーション
コーｌ−も含むものとして使用する）をオペレーション
レジスタ７ヘセソトする。

このようにして、所定のデータを得て、所定の処理を実
行することになる。ここで、ストア条件判定ストローブ
信号線３にそのスＩ・ローブ信号が送出されるのは、ス
トア命令を実行したときζＪ〕す、また、フェソヂ条件
判定ス１川コープ信５′ｉ４！ｉ１９にそのストローブ
信号が送出されるのム：１、−・命令の処理が終了した
直後である。

さて、複合条件設定器１６は　条件設定信′づ綿１５」
二に、例えば、図示しないキーボー１、等からの入力情
報を受け、これをＩｆｉｌ析して、それが、ストアアド
レス値＋データ条件の設定を示Ｊ（曵１１ヒキ−である
場合には、まず、アドレス・データ条件設定信号線２１
を介してストアア］・レス・データ条（’ｌ設定レジス
タ１１「４を初期化して、次に順次入力されたアｌ−レ
ス（直とデータとをストアアドレス・データ条（’ｌ設
定レジスタ群４に順次上］１〜して行く。

また、人力情報を解４ｊ１シて、キーボーｌ−等から入
力された１幾能キーの情？１３がフェッチアドレス植土
データ条件の設定を示す機能キーである場合には、まず
、アドレス・データ条件設定信冒緯２１を介してフェノ
チアｌ゛シ・ス・データ条件設定レジスタ群１０を初期
化して、次に順次入力されたアドレス（直とデータ　（
オペレーシコンコ−１−）とをフェッチアドレス・デー
タ条件設定レジスタ１ｉｒ　１０に順次セノ１して行（
。

ここで、このように七７１〜されたストアアトし・ス・
データ条（’ｌ設定Ｉ／ジスタ群４及びフェッチアドレ
ス・データ条件設定レジスタ群１０の内容は、例えば、
ディスプレイ装置（図示−Ｕず）に表示される。

また、このようなアドレス吉データを人力しゾこ後、各
入力されたアドレス埴−トデータの依とその順序に応じ
て、所定の条件論理式、例えば、詔埋演浣子、ＡＮＤ、
ＯＲ，ＮＯＴの各回ｌ１者の結合により、いわゆるエン
コーデングする論理瀘２？がなされ、各入力されたアド
レス値」データにりＩＬＥ、４−る、その論理演算結果
が判定データＣＩ　、Ｃ２。

Ｃ３，・・・、ＣＬとして、複合刊定信号綿１７を介し
て複合条件設定器ＩＧから複合条（’ｌ刊定器１８へ送
出される。

さて、情報処理装置３０が動作して、所定のＴ行プ１」
ダラムが順次処理されて行き、メ七すアルスレジスタ１
には、そのストア命令に応して、所定のアドレス値が七
ソ１〜され、メモリデータし・ジスタ２には、そのとき
読出されたテークがセ。

トされたとする。このとき、ストア条件判定ストローブ
信号線３上にそのス１司コープ信何が発生して、ストア
アドレス・データ条件判定器５が起動される。

その結果、ストアアドレス・データ条件設定レジスタ群
４に七）１−されたそれぞれのアドレス植皮ひデータか
メモリア１−レスレジスタ１からのアルスイ直及びノー
モリデータレジスタ２からのデータと比軸照合されて、
その結果、一致を得た１）ルス記ｊＱ部分Ａｉ４テータ
記１、ａ部分Ｄｉ（ただし、ｉは、１〜１１のうらのい
”Ｊれか）があるときには、ストアアドレス・データ条
件判定器５は、一致を見たレジスタ（Ａｉ→１）ｉ）に
対応するストアアミ−レス・テーク条件論理変数レジス
ジ群６のうちの論理変数レジスタＸｉをＱ（例えば、論
理値“０″又ＶＪ、　”　１”）にセットする。なお、
ストアアルス１ｉ１４ｊのめの一致の場合、又は一致し
ない場合にＩＪｌ、論理変数レジスタＸｉは、初期状態
の偽（例えば、論理値”　１　”又は’　０　”　）　
のままである。

ここで、いずれかのアドレス（面子データにおいて一致
を見たときには、ストアアドレス・データ条件判定器５
は、複合条件判定ストローブ信号線１３」−にそのスト
１」−ブ信号を発生して複合条件判定器１８に送出する
。

複合条件判定器１８は、このストローブ信号を受けて、
論理変数レジスタＸ１．Ｘ２．Ｘ３．　・・・、Ｘｎの
各部を論理変数として、所定の８〆、）理式により、い
わゆるエンコーデングして、複合条件設定器１６で論理
式演算されたＪノード体系に合わせ、その判定データＣ
Ｉ　、Ｃ２，Ｃ３，・・・。

ＣＬとこれらとをＪ七中交する。その庁古果、こ才１．
らいずれかの信号と一致を得た場合にｌＪ、ＩＩＩＩＩ
Ｊｉ信号線２０」二に中断信号を発生して、ゾ１７クラ
ムの大ｔ−１をこの時点で［旧υテする。

そして、情報処理装置３０の処理装置）１，１、この中
断信号により、所定の中断処理に入るものである。そこ
で、オペレータは、各部の処理の状態を確認する。

ここで、論理変数レジスタＸＩ、Ｘ２．Ｘ３゜・・・、
Ｘｎの各部を論理変数として、所定の論理式でエンコー
デングするの樹、その変妃（の欽、！、り少ない情報で
比較１′す定するためでよ）っこ、ノ、１−アアドレス
・データ条件設定し・シスタＪ！１’　４に設定される
アドレス値十テークの数が少ない場合ｔｌ　＋、、ｌ１
、エンコードせずに直接照合しても３１、い。この場合
に、複合条件設定器１６の判定データも同様とし、対応
する入力順序に応して、その番号値又は順位に対応する
論理変数レジスタと一致を採るものである。

なお、論理条件式に応した判定データＣＩ、Ｃ２、Ｃ３
，・・・、ＣＬのうち一致を見た番号値（各′１′す定
データは、添字に対応する所定の番号値がｌｊえられて
いるとする）は、複合条件識別レジスタ１９に七ノドさ
れる。そして、この複合条件識別レジスタ１９の内容に
基づいて、例えば、ディスプレイ装置（図示−Ｕず）に
、対応番号又は直接どのアドレス値→−データに対して
一致を見たかが表示される。

次に、所定の実行プＩ′、１グラムが順次処理されて行
き、フェッチ命令がオペレーションレジスタ７にセソｌ
−された場合について説明する。

まず、フェアチアドレス値がメモリアドレスレジスタ１
にセントされ、このデータが、ストアアドレス・データ
条件判定器５、メモリアドレスレジスタデータ線８を経
て、フェアチアドレス・オペレーション条件判定器１１
に送出される。このとき同時に、フェッチ命令がオペレ
ーションレジスタ７にセットされ、フェノチア１−レス
・オペレーション条件判定器１１に送出される。さらに
、フェッチ条件判定ストローソ信号線１〕上にそのスト
ローブ信号が送出されて、これがフェッチアトレス・オ
ペレーション条件゛１′す定器１１に供給される。

その結果、フェッチアドレス・オペレージワン条件判定
器１１が起動され、フェッチアトレス・データ条件設定
レジスタ群１０に七ソ１−されたそれぞれのアドレス値
及びデータがメモリアドレスレジスタ１からのアドレス
値及びオペレーションレジスタ７からのデータと比較照
合される。

ここで、前記ストアの場合と同様に、一致をｉすたアド
レス記憶部分Ｆ　Ａ　ｉ−ｌデータ記１！：！部分ＯＰ
ｉ　（ただし、ｉは、１〜ｍのうぢのいずれか）に対応
するフェッチアドレス・データ条件論理変数レジスタ群
１２の論理変数レジスタＹｉを真にセットする。なお、
フェノチアｌ−レスのめの一致の場合、ヌ、は一致しな
いＩ、＋２合には、論理変数レジスタＹｉは、初期状態
のｆりのままとなる。

いＪ゛れかのアドレス値及びデータが前記照合の結果、
一致を見たときには、前述のスＩ−アのときと同（ｐに
、フェッチアドレス・オペレーション条イ１１判定器１
１は、複合条件判定ストＬＪ−ブ信弓線］４上にそのス
トローフ信号を乗−Ｕて、複合条（’を判定器１８に送
出する。

複合条（７１判定器１８　＆；Ｉ１、ごのストローブ信
号１４を受り−ζ、論理変数レジスタＹｌ、Ｙ２．Ｙ３
゜・・・、Ｙｍの各値をａｆ、′ｉ理変数として、前述
の所定の論理式により、エンコーデングして、複合条件
設定器１６から送出された、その判定データＣ１、Ｃ２
，Ｃ３，・・　、ＣＩ、とこれらを比較する。

その結果、一致を得た場合には、中断信号ｉＩ＋！　２
０上に中断信号を発生Ｊ°る。このごとにより、プログ
ラムの実行をこの時点で中断する。なお、このときも、
論理条件式に応じた判定データＣ１，Ｃ２、Ｃ３，・・
・、Ｃ１，のうぢ一致を見た番号値は、複合条件識別レ
ジスタ１９にセットされる。

このように、ストアアドレス値トデータ又はフェッチア
ドレス値トデータを１組として、これらに一致した条件
で、実行プログラムの中１１Ｊ１信冒を発生ずることが
できる。その結果、複数のプ１コグラムにおいて、これ
らのアドレスとデータとが一致するものがない限り、目
的のプ１，１グラムの１」的の状態で、中［折できるも
のである。

また、複数のプログラムでアドレス値−１デ一タ条件が
万−市なるような場合がある場合には、ストアアドレス
値→−データ及びフェノチア１−レス値」−データの連
続的な一致を確認することにより、求める処理状態等に
あることを判定することができる。

さらに、ストア及びフェッチのそれぞれの複数のアドレ
ス値十データ条件が連続的に順次一致−４るようにあら
かじめ複数のア１゛レスイ直−１デ゛−り条件を設定し
ておりば、目的のプログラムにおＬＪる中断状態か、関
係のない中断状態がを筒中に１′す別できる。そこで、
より速く目的の中断状態に到達できることになる。なお
、このほか、例えは、複合条件判定器にレジスタとＡ　
Ｎ　Ｉ）回路等を追加して、中１１Ｊｉ条件として、ス
トアアドレス植土データ及びフＵノチアドレス値→−デ
ータのそれぞれの一致のＡＮＤ条件を採用するようにす
ることも可能である。

また、実施例においては、複合判定器を用いて、エンコ
ードした後判定しているが、これは前記したように直接
判定信号と設定信号とを比較して一致を検出してもよい
。

さらに、ストアアドレス値十データ又はフエ・ノチアル
ス植土データのとちらか一つだ番ノを採用してもよいこ
とはもちろんであり、さらに、これらアドレス値→−デ
ータはＩ紺た番ノ設定できるようにしてもよく、アドレ
ス値とデータとを対応させれば、絹の形で記憶する必要
もない。

ところで、設定すべきアト”レス条件十デーク条件は、
キーボード等から人力しているが、キーボード等に対応
する機能を複合条件設定器に設りるようにしてもよい。

また、設定すべきアドレス条。

骨子データ条件は、レジスタにセントしているが、これ
は、情報処理装置により、メモリの所定の記憶領域に記
憶してもよく、照合を演算処理により行えることばもら
ろんである。

要するに、この発明の構成としては、アドレス条件及び
データ条件を設定する条件設定手段を設けて、これらア
ドレス条件及びデータ条（’Ｉの２つの条件の成立をも
っ゛ζＩ４月ＩＪｉすればよいものである。

〔発明の効果〕

以−にの説明から理解できるように、この発明し」、設
定された所定のアドレス条（’ｌに応して、実行プログ
ラムの処理が中断される機能を有するＩ＋’７報処理語
処理装置て、アドレス条件とともにデータ条件を設定で
きる条件設定手段を設＆Ｊて、これらアドレス条件及び
データ条件の２つの条（’Ｉの成立をもって＋開所をさ
せるようムこしているの゛で請求ンノンるプログラム又
はシステムの所定の処理状態において、容易にかつ確実
にその処理を中断することができるものである。

その結果、実行プログラムについての処理動作の確認、
プログラムのデハソグ、障害の調査などの作業リフ率が
よい情報処理装置を実現できる。

【図面の簡単な説明】

第１図は、この発明を適用した情報処理装置の要部のブ
ロック図である。１−　メモリア１−レスレジスタ。２−　メモリデータレジスタ。３−　ストア条件判定ストローブ信号線。４−　ス（・アアドレス・データ条件設定レジスタ群、
５−　ストアアドレス・データ条件判定器、６　＝・−
ストアア１ルス・データ条件論理変数レジスタ群、７−
　オペレーションレジスタ。８−　メモリアドレスレジスタデータ線。９−　フェッチ条件判定ストローブ信号線。１０−　フェッチアドレス・オペレージコン条件設定レ
ジスタ群、ｌ　１−−−−フェッチアドレス・オペレー
ジコンＲ＝　件４１’ｌ　定器１２−　フェンチア１−
゛レス・オペレーション条件論理変数レジスタＩｌ”ｒ
　。１３、　１４−−一複合条件判定ストローブ信号線。Ｉ５−　条件設定信号線、１６−複合条件設定器、１７
　−　複合条件設定信号線。１８−　複合条件で１定器、１９−　複合条１’ｌ’　
ｉｌ’ｓ別レジスタ、２０　−　中断信腎線。２エ　−　アトルス・データ条件設定信号線。３０−　情報処理装置特許出願人　富士電機製造株式会社冨士ファコム制御株式会社代理人　弁理士　森　哲也弁理士　内胚　嘉昭弁理士　清水　正弁理士　折山　偕是

Claims

【特許請求の範囲】

（１）設定された所定のアドレス条件に応じて、実行プ
ログラムの処理が中断される機能を有する情報処理装置
において、前記アドレス条件とデータ条（’ｌとを設定
する条件設定手段を設け、これらアドレス条件及びデー
タ条件の２つの条件の成立をもって前記中ｔｌｊｉをす
ることを特徴とする情報処理装置。
（２）条件設定手段は、ｔｉ断条件となるアドレス値及
びこれに対応するデータを絹として記１．ａする手段を
有するものであって、アドレス条件及びデータ条件の成
立は、実行プログラムかアクセスするアドレス値及びこ
れに対応するデータと前記中断条件となるアドレス値及
びこれに対応するデータとを照合する照合手段によるこ
とを特徴とする特許請求の範囲第１項記載の情報処理装
置。
（３）中ＩＪｉ条件となるアドレス値及びこれに対応す
るう！−夕として、フェノチアＩ・レス（直及びデータ
の第１の組を複数と、ストアアドレス値及びデータの第
２の組を複数有し、照合子１★は、実行プログラムのフ
ェッチアドレス値及びこれに対応するデータと前記複数
の各第１の組とを照合し、ストアアドレス値及びこれに
対応するデータと前記複数の各第２の組とを照合するこ
とを特徴とする特許請求の範囲第２項記載の情報処理装
置。