JPS6031266A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6031266A JPS6031266A JP58140832A JP14083283A JPS6031266A JP S6031266 A JPS6031266 A JP S6031266A JP 58140832 A JP58140832 A JP 58140832A JP 14083283 A JP14083283 A JP 14083283A JP S6031266 A JPS6031266 A JP S6031266A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- diode
- contact
- input
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/611—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using diodes as protective elements
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にＭＯ８集積回路装置等に内蔵
される静電破壊防止保護回路に関する。
される静電破壊防止保護回路に関する。
一般に、ＭＯ８集積回路は静電気で破壊されやすいｆｃ
ｈｌ）、Ｍ ＯＳ ）ランジスタのゲート保護の目的で
入力端子とＭＯＳ）ランジスタのゲートとの間に入力保
護回路が必ず内蔵されている。
ｈｌ）、Ｍ ＯＳ ）ランジスタのゲート保護の目的で
入力端子とＭＯＳ）ランジスタのゲートとの間に入力保
護回路が必ず内蔵されている。
第１図は従来の入力保護回路付き相補型ＭＯＳインバー
タの一例を示す等価回路である。相補型の二つのＭＯＳ
）ランジスタＱｌ、Ｑ２のゲートと入力端子Ｔとの間に
抵抗Ｒが接続され、入力端子Ｔと正および負の電源ＶＤ
Ｐ ｖｓｓとの間に各々入力サージ防止用の保護ダイオ
ードＤ１．Ｄｚが接続されている。また抵抗Ｒは拡散抵
抗を用いるため等測的にダイオードＤ３が電源ＶｌｌＤ
間に接続される。ところが、各々のダイオードＤ１〜Ｄ
３には電源間にシリーズ抵抗としてＲ１，Ｒｚ、Ｒ，＋
が寄生抵抗として必然的に入ることになり、特に従来パ
ターン設計上Ｒ＋ 、Ｒ２、Ｒｓの寄性抵抗に対する配
慮が欠けていた。このため、保護ダイオードＤ３のスウ
ィッチングスピードが遅くなり、ゲート保咥の機能が低
下してゲート破壊を発生させていた。
タの一例を示す等価回路である。相補型の二つのＭＯＳ
）ランジスタＱｌ、Ｑ２のゲートと入力端子Ｔとの間に
抵抗Ｒが接続され、入力端子Ｔと正および負の電源ＶＤ
Ｐ ｖｓｓとの間に各々入力サージ防止用の保護ダイオ
ードＤ１．Ｄｚが接続されている。また抵抗Ｒは拡散抵
抗を用いるため等測的にダイオードＤ３が電源ＶｌｌＤ
間に接続される。ところが、各々のダイオードＤ１〜Ｄ
３には電源間にシリーズ抵抗としてＲ１，Ｒｚ、Ｒ，＋
が寄生抵抗として必然的に入ることになり、特に従来パ
ターン設計上Ｒ＋ 、Ｒ２、Ｒｓの寄性抵抗に対する配
慮が欠けていた。このため、保護ダイオードＤ３のスウ
ィッチングスピードが遅くなり、ゲート保咥の機能が低
下してゲート破壊を発生させていた。
本発明は、特に寄性抵抗Ｒ３のシリーズ抵抗を低下させ
ることによシゲート破壊強度を向上させることを目的と
するものである。
ることによシゲート破壊強度を向上させることを目的と
するものである。
本発明は、保護用抵抗領域に沿って電源用コンタクトを
設けたことを特徴とする。
設けたことを特徴とする。
第２図は、第１図で示した入力保護回路の従来のパター
ン形状例を示すものである。保護ダイオードＤ＋、Ｄ３
および抵抗■はそれぞれＮ型半導体基板２０に形成され
たＰ型領域４，７ および６として構成される。領域６
は所定の抵抗長を得るためにだ行している。保距ダイオ
ードＤ２はＰ−ウェル１２に形成されたＮ型領域１３で
構成される。
ン形状例を示すものである。保護ダイオードＤ＋、Ｄ３
および抵抗■はそれぞれＮ型半導体基板２０に形成され
たＰ型領域４，７ および６として構成される。領域６
は所定の抵抗長を得るためにだ行している。保距ダイオ
ードＤ２はＰ−ウェル１２に形成されたＮ型領域１３で
構成される。
基板２０にはコンタクト１０を介してＶＤＤ配線２よシ
ＶＤＤ電位が与えられ、Ｐ−ウェル１２にはコンタクト
１１を通してＶ８８配＋！Ｉ１１よシＶｓｓ雷１位が力
見られている。入力電極（図示せず）に接続された配線
３はコンタクト５で領域４およびコンタクト１４で領域
１３にそれぞれ接続される。コンタクト９を介して取り
出された配線８はＱｌ、Ｑ２のゲートに接続される。こ
のように基板２０に与える電源はＶｎｎ市源配＃１２下
のみより寿えられていたため、保時抵抗Ｒおよび保静ダ
イオードＤ３を形成するＰ型領域６，７を電源コンタク
ト１゜との間の等価シリーズ抵抗１１３が大きい。この
結果ゲート保砕の機能が低下する。つまシミ源コンタク
ト１０の配置によって、ゲート破壊強度が大きく依存す
ることを意味する。
ＶＤＤ電位が与えられ、Ｐ−ウェル１２にはコンタクト
１１を通してＶ８８配＋！Ｉ１１よシＶｓｓ雷１位が力
見られている。入力電極（図示せず）に接続された配線
３はコンタクト５で領域４およびコンタクト１４で領域
１３にそれぞれ接続される。コンタクト９を介して取り
出された配線８はＱｌ、Ｑ２のゲートに接続される。こ
のように基板２０に与える電源はＶｎｎ市源配＃１２下
のみより寿えられていたため、保時抵抗Ｒおよび保静ダ
イオードＤ３を形成するＰ型領域６，７を電源コンタク
ト１゜との間の等価シリーズ抵抗１１３が大きい。この
結果ゲート保砕の機能が低下する。つまシミ源コンタク
ト１０の配置によって、ゲート破壊強度が大きく依存す
ることを意味する。
本発明は前記欠点を改善するために拡散抵抗領域に沿っ
て電源コンタクトを設け、軍、源に対するシリーズ抵抗
を小さくすることによりゲート破壊強度を改善したもの
である。これによって保護ダイオードのスウィッチング
スピードが速くなり、かつ抵抗Ｒ，Ｒｓによる抵抗分割
による電位が低下する。
て電源コンタクトを設け、軍、源に対するシリーズ抵抗
を小さくすることによりゲート破壊強度を改善したもの
である。これによって保護ダイオードのスウィッチング
スピードが速くなり、かつ抵抗Ｒ，Ｒｓによる抵抗分割
による電位が低下する。
第３図に本発明の一実施例を示す。すなわち、電源コン
タクト１１０が抵抗領域６およびダイオードＤ３領域７
０周辺に配ｖ１′されている。ただし、保護ダイオード
４の周辺には電源コンタク） １１０を配置してい々い
。これは入力サージにょシ保酔ダイオードＤ１が破壊す
ることを防止するためである。
タクト１１０が抵抗領域６およびダイオードＤ３領域７
０周辺に配ｖ１′されている。ただし、保護ダイオード
４の周辺には電源コンタク） １１０を配置してい々い
。これは入力サージにょシ保酔ダイオードＤ１が破壊す
ることを防止するためである。
第３図は相補型ＭＯ８の保時回路のパターン例を示した
が、ＰチャンネルＭＯ８，ＮチャンネルＭＯ８の場合で
も入力保設抵抗として拡散抵抗を用いるれば一般的にそ
の抵抗の形状に無関係に周辺に電源コンタクトを配置し
対電源のシリーズ抵抗を小さくすることにょシ同等の効
果が得られる。
が、ＰチャンネルＭＯ８，ＮチャンネルＭＯ８の場合で
も入力保設抵抗として拡散抵抗を用いるれば一般的にそ
の抵抗の形状に無関係に周辺に電源コンタクトを配置し
対電源のシリーズ抵抗を小さくすることにょシ同等の効
果が得られる。
第１図は入力保護回路付相補型ＭＯＳインバータの等価
回路である。第２図は第１図に示す保護回路をＮ型基板
に形成した従来のパターン形状である。第３図は本発明
の一実施例を示すパターン形状である。 １・・・・・・Ｖｓｓ電源配線、２・・・・・・Ｖｌ）
ｌ）電源配線、３・・・・・・入力端子からのアルミ配
線、４・・・・・・Ｐ型保−ダイオードＤ１．６・・・
・・・Ｐ型拡散を用いた抵抗領域、７・・・・・・Ｐ型
保護ダイオードＤ３．１２・・・・・・Ｐウェル領域、
１３・・・・・・Ｎ型保裏ダイオードＤ２．８・・・・
・・ＭＯＳゲート入力へのアルミ配線、２０・・・・・
・Ｎ甲基板、４，９，１０，１１，１４，１１．０・旧
・・コンタクト穴。
回路である。第２図は第１図に示す保護回路をＮ型基板
に形成した従来のパターン形状である。第３図は本発明
の一実施例を示すパターン形状である。 １・・・・・・Ｖｓｓ電源配線、２・・・・・・Ｖｌ）
ｌ）電源配線、３・・・・・・入力端子からのアルミ配
線、４・・・・・・Ｐ型保−ダイオードＤ１．６・・・
・・・Ｐ型拡散を用いた抵抗領域、７・・・・・・Ｐ型
保護ダイオードＤ３．１２・・・・・・Ｐウェル領域、
１３・・・・・・Ｎ型保裏ダイオードＤ２．８・・・・
・・ＭＯＳゲート入力へのアルミ配線、２０・・・・・
・Ｎ甲基板、４，９，１０，１１，１４，１１．０・旧
・・コンタクト穴。
Claims (1)
- 一導電型半導体に形成された逆層電型の保護用抵抗領域
を有する半導体装置において、前記保護用抵抗領域に沿
って前記−導電型半導体へのコンタクト穴を設けたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140832A JPS6031266A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140832A JPS6031266A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031266A true JPS6031266A (ja) | 1985-02-18 |
Family
ID=15277749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140832A Pending JPS6031266A (ja) | 1983-08-01 | 1983-08-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031266A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPS6455873A (en) * | 1987-08-27 | 1989-03-02 | Matsushita Electronics Corp | Semiconductor integrated circuit having surge protecting function |
| US4976553A (en) * | 1987-12-09 | 1990-12-11 | Max Co., Ltd. | Very small displacement enlargement mechanism and printing head using the same |
-
1983
- 1983-08-01 JP JP58140832A patent/JPS6031266A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164258A (ja) * | 1986-12-25 | 1988-07-07 | Fujitsu Ltd | 高耐圧入出力回路 |
| JPS6455873A (en) * | 1987-08-27 | 1989-03-02 | Matsushita Electronics Corp | Semiconductor integrated circuit having surge protecting function |
| US4976553A (en) * | 1987-12-09 | 1990-12-11 | Max Co., Ltd. | Very small displacement enlargement mechanism and printing head using the same |
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