JPS6031314A

JPS6031314A - ディジタル・アナログ変換回路

Info

Publication number: JPS6031314A
Application number: JP13936583A
Authority: JP
Inventors: Tsutomu Noda; 勉野田; Tetsuo Sato; 哲雄佐藤; Yoshimi Iso; 佳実磯
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-08-01
Filing date: 1983-08-01
Publication date: 1985-02-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（利用分野）本発明はディジタル・アナログ変換回路に係り、特に高
精度で変換時間が短かくオーディオ信号再生に好適な積
分方式のディジタル・アナログ変換回路に関する。

（背　景）従来の積分方式のディジタル・アナログ変換回路（以下
ＤＡＣと略す）は、ディジタル入力で決まる期間だけ定
電流を積分しアナログ電圧出力を得るものである。積分
期間はカウンタを用いて決める。単純に積分するとカウ
ンタのクロック周波数ｆｃ　ｌｋはＤＡＣの変換時間Ｔ
と量子化ビット数Ｎで決まシ、変換時間を１０μ秒、童
子化ピント数を１６とすると、次のようになる。

Ｎｆｃｌｋ＝　一　ｒ６．　６　ＧＨｚ１すなわち、クロック周波数が大変大きくな９、実現性の
非常に少ない値となる。

このカウンタのクロック周波数を１けるために提案され
た１６ピツトの積分方式のＤＡＣ　ｔ−第１図に示す。

この例は１９８２年１月１８日　付の日経エレクトロニ
クス「ディジタル・オーディオ用の低歪率１６ビソトＩ
Ｃ　Ａ−Ｄ　、　Ｄ−Ａ変換器」で開示されたものであ
る。

第１図において、ｌは積分用の演算増幅器、２は積分用
の容量、３は容量２の電荷を放電させるスイッチ、４は
上位８ビツト側の定電流源、５は下位８ビノト側の定電
流源、６は上位８ビツト側の定電流源４を導通遮断する
上位８ピント側の電流スイッチ、７は下位８ビツト側の
定電流源５を導通遮断する下位８ビツト側の電流スイッ
チである１ｌまた、８は上位８ビツト側の電流スイッチ６の導通期間
を決める上位８ビノト側のカウンタ、９は下位８ビツト
側の電流スイッチ７の導通期間を決める下位８ビノト側
のカウンタ、１ｏはカウンタ８，９およびスイッチ３０
制御タイミングを決める制御回路である。さらに、１１
はディジタル・データ入力、１２はクロック入力、１３
はアナログ出力である。

第２図は上記の回路のアナログ出力１３のタイミングチ
ャートを示す。１４は積分器の出方であるアナログ出力
の波形、１５は放電用のスイッチ３の導通期間、１６は
上位８ビツト側の電流スイッチ６の導通期間、１７は下
位８ビソト側の電流スイッチ７の導通期間、１８はアナ
ログに変換された信号を出力する出力期間である。

第２図を参照して、第１図の動作を説明する。

まず導通期間１５でスイッチ３を閉じて容ｉ２に前周期
において充電された電荷を放電する。それと同時にディ
ジタル・データを上位８ビツトと下位８ピツトに分けて
おのおのカウンタ８および９にセソトする。その後カウ
ンタ８および９にセノトされたデータに応じた期間だけ
電流スイッチ６および７を導通させる。

上位８ビツト側の定電流＃４と下位８ビツト側の定電流
源５との定電流値には２８対１すなわち２５６対１の重
みづけをしている。上位８ビノトのデータで決まる導通
期間ｌ６と下位８ビノトのデータで決まる導通期間１７
において容量２におのおの定電流源４と定電流源５で充
電し、積分器の出力であるアナログ出力１３に波形１４
を得る。

その後のアナログ出力１３のアナログ値がディジタル・
データをアナログに変換した値であシ、変換終了後の出
力期間１８で次段に出力する。

上記した回路によれば、１６ビツトを上位８ピットド下
位８ピノＦに分けて、重みづけした２個の電流源を設け
ているので、カウンタのクロック周波数ｆａｌｋは次の
ようになる。

８したがって、クロック周波数はｌトさくなり、実現用能
な値になる。

次に、２個の電流源４．５の電流比精度について考える
。電流比の誤差で問題の生じる場合は、下位８ビツトが
すべて１の場合（状態Ａとする）と、状態Ａに１最小位
ビット増加させることによって上位８ビツトが１増加し
下位８ビツトが０になった場合（状態Ｂとする）との間
である。

すなわちＸＸＸＸＸＸＸＸＩ　１１１１１１１　と、Ｘ
ＸＸＸＸＸＸＸ１１１１１１１１＋０００００００００
００００００１（＝△Ｕ込Δ！ムｏｏｏｏｏｏｏｏ）と
の間である。

状態人でのアナログ出力は下位８ビツトの電流源と容量
で決まる電圧の２５５倍でアシ、状態Ｂでのアナログ出
力は上位８ビツトの電流源と容量で決まる電圧である。

容量は同一であるため、上位８ビツトの電流源の電流値
が下位８ビツトの電流源の電流値の２５６倍であれば誤
差を生じない。

一般的にＤＡＣの誤差は十Ａ最小位ビット内であれば良
く、上位８ビツトの電流源の電流値は下位８ビツトの電
流源の電流値の（２５６±０．５）倍以内が許容される
。すなわち電流比の精度は０．５ ±□均±０．２Ｘ５６以内であれば良い。

電流比２５６対１で比精度０．２％以内の定電流源をモ
ノリシックＩＣ内で実現するためには、定電流用トラン
ジスタの電゛流密度を合せるために２５６対１のエミッ
タサイズ比にしたり、定電流用抵抗の抵抗比をとるため
に同一抵抗値のものと直列、並列に組み合せｆｃシする
。

しかし、このようなことを行なっても定電流源の電流比
精度の分布は標準偏差σが０．２％程度で分布する。し
たがって、定電流源で０．２％以内の電流比を有するも
のは分布の０以内のものであシ分布が正規分布と仮定す
ると全体の約６８％である。

以上説明したように、従来技術のり［コック周波数を下
げた積分方式のＤＡＣでは、定電流源の回路構成が複雑
であるうえに歩留シが悪いという欠点があった。

（目　的）本発明の目的は、前記した従来技術の欠点を除去し、高
精度で変換時間が短かく、歩留υの良い積分方式のディ
ジタル・アナログ変換回路を提供することにある。

（概　要）本発明は、重みづけ電流源の電流比を１対１に近づけ、
積分器の容量を複数とし、かつその容量に重みずけをつ
けることにより、積分出力電圧に重みづけするようにし
た点に特徴がある。

（実施例）以下、本発明の一実施例を第３図によυ説明する３９図
中の第１図と同一符号のものは同一機能を示す。

図において、１９はＭ→・づけ積分器、２０は上位ビッ
ト側の定電流源、２１は下位ビット側の定電流源、２２
は上位ビット側の積分用の演算増幅器、２３は下位ビッ
ト側の積分用の演算増幅器、２４は上位ビット側の積分
用の容量、２５は下位ビット側の積分用の容量、２６は
容量２４の電荷を放電させるスイッチ、２７は容量２５
の電荷を放電させるスイッチである。

次に、本実施例の動作を説明する。動作タイミングは従
来例と同一であるため第２図を参照して説明する。

まず導通期間１５でスイッチ２６および２７を閉じて容
量２４および２５に前周期において充電された電荷を放
電する。それと同時にディジタル・データを上位８ビツ
トと下位８ヒツトとに分けておのおのカウンタ８および
９にセットする。その後カウンタ８′Ｊ？よび９にセッ
トされたデータに応じた期間だけ電流スイッチ６および
７ｆｃ導通させる。上位８ビツト側の定電流源２０と１
位８ビツトの定電流源２１とを同一電流値とする。

上位８ビツトのデータで決まる導通期間１６において定
電流２０で容量２４に充電し、下位８ビツトのデータで
決まる導通期間１７において定電流２１で容量２５に充
電する。容量２４と容量２５との容量値に１対２５６の
比を持たせることで、同一電流値の電流源２０と２１で
充電された容量られる。

さらに下位８ビツト側の積分用の演算増幅器２３の出力
を上位８ビツト側の積分用の演算増幅器２２の非反転入
力に接続することによシ、演算増幅器２２の出力には容
量２４と容量２５の電圧が加算して得られる。これによ
って、アナログ出力１３に波形１４が得られる。変換終
了後のアナログ出力１３のアナログ出力がディジタル・
データをアナログに変換した値であシ、このアナログ値
は出力期間１８で次段に出力される。

核施例では、１６ビソトを上位８ビツトと下位８ビツト
に分けて１、重みづけした積分器に充電し加算するよう
にしているので、カウンタのクロック周波数ｆ’ｃｌｋ
　は次の値になる。

８したがって、クロック周波数は実現可能な不妊な値にな
る。

さらに本実施例のＤＡＣの誤差を考える。誤差の要因は
電流源２０と２１の電流比による誤差と容量２４と２５
の容量比による誤差の２つがある。

一般的にモノリシックＩＣでは電流比１対１の定電流源
の電流比の分布は標準偏差σが０．０６％程度であり、
容量比１対２５６の容量の容量比の分布は標準偏差σが
０．０５％程度である。この２つの標準偏差をもつもの
で構成された重みづけされたアナログ出力電圧の標準偏
差σは０．０８％程度となる。

したがって、従来例で説明したように必要精度は０．２
％であるため、アナログ出力電圧が０．２％以内に入る
ものは分布が正規分布をしていると仮定ずれば、全体の
９８％が必要精度に入り歩留りを向上させられる。

なお、容量比を１対２５６とすることがモノリシックＩ
Ｃ内で困難な場合はたとえば定電流源を１対８とし、容
量比を１対３２とするなど定電流源と容量の積の比を１
対２５６とすれば同一の効果が得られる。しかし、一般
的にモノリシックＩＣでは容量比の精度は定ａ流比に較
べて数倍艮く、容量でなるべく大きな比を取る方が歩留
シが良い。

さらに、定電流源に１対１あるいは１対２のように少な
い比の正確な電流比忙持つ電流源は１％開昭５０−１４
６８５４　の「精密電流源装置」に記載されているよう
に、一度電流ミラー回路で１１ぼ等しい２つの電流源を
スイッチで２つの出力に切り換え、切シ換えにともなう
電流リノグルをフィルタで削除することにより、得るこ
とができる。したかって、この様な回路を用いることも
円部である。

その場合には誤差を容量にのみ持たせることができるの
で、さらに歩留シの良いＤＡＣあるいはさらに高精度の
ＤＡＣを作ることが円部となる。

第４図に本発明の他の実施例と示す。１λＳ３図と同一
符号のものは同一機能を示す。

図において、２８は負荷容量、２９．３０は電流分割用
容量、３１．３２は容量の電荷途放″亀させるスイッチ
である。」１位ビット側の電流源２０の電流は負荷容量
２８と容量２９と３０に分割して流れるが、負荷容量２
８を容量２９ど３０に較べ十分に大きな容量とすれば、
すべて負荷容量２８に流れる。一方下位ビット側の電流
源２１の電流は容量２９と３０で分流されて負荷容量２
８に流れる。容量２９と３０容量比を１対２５５とする
ことで重みづけする。な２電流分割を抵抗で行なっても
良いが、この比精度がＤＡＣの精度になるので、精度の
出しにくい抵抗よシは比較的ｆＩｖ度がとりやすい容量
を用いた方がよい。

第５図に本発明の他の実施例を示す。第３図と同一符号
のものは同一機能を示す。３３は積分用の演算増幅器、
３４は積分用の容量、３５．３６は電流分割用の容量、
３７．３８は容量の電荷を放電させるスイッチである。

上位ビット側の電流源２０の電流は、直接、容量３４に
充電され、Ｔ位ビット側の電流源２１の電流は容量３５
と３６とで電流分割されて容量３４に充電される。容量
３５と３６の容量比を１対２５５とすることで重みすけ
する。電流分割は抵抗で行なっても良いが、モノリシッ
クＩＣ内での抵抗比よυ容量比の方が精度が良いため容
量比を用いる。

第４図の容量２９と３０の比および第５図の容量３５と
３６の比が０．２Ｘ以内であればＤＡＣの精度を満足す
る。第３図で説明したように、０．２％以内の容量の比
精度は比較的容易にとれるため、同様に歩留シの良い効
果が得られる。

第６図に第５図の変形として、電流源を３分割した例を
示す。図中の第３図と同一符号のものは同一機能を示す
。

図に３いて、３９は上位６ビツトのカウンタ、４０は中
５ビットのカウンタ、４１は下位５ピツ″　トのカウン
タ、４２は上位６ビツト用の電流源、４３は中５ビット
用の電流源、４４は下位５ビツト用の電流源である。ま
た、４５は上位６ビノト用の電流スイッチ、４６は中５
ビット用の電流スイッチ、４７は下位５ビツト用の電流
スイッチでちる。さらに４８は積分用の演算増幅器、４
９は積分用の容量、５０は容量の電荷を放電させるスイ
ッチ、５１，５２，５３．５４は電流分割用の容量、５
５．５６は容量の電荷を放電させるスイッチ、５７は制
御回路である。

次に、第７図を用いて、第６図の回路の動作を説明する
。なお、第７図は動作説明用のタイミングチャートを示
す。

第７図において、５８は積分器の出力であるアナログ出
力１３０波形、５９は放電用のスイッチ５０．５５．５
６の導通期間、６０は上位６ビノト用の電流スイッチ４
５の導通期間、６１は中５ビット用の電流スイッチ４６
の導通期間、６２は下位５ビツト用の電流スイッチ４７
０等通期間、６３はアナログに変換された信号を出力す
る出力期間である。

まず、導通期間５９でスイッチ５０，５５゜５６を閉じ
て容量４９，５１，５２，５３．５４に充電された電荷
を放電する。それと同時にディジタル・データを上位６
ビノトと中５ビットおよび下位５ビツトに分けて寂のお
のカウンタ３９゜４０および４１にセントする。

その後カウンタ３９．４０および４１にセットぢれたデ
ータに応じた期間だけ電流スイッチ４５゜４６および４
７ｔ−導通させる。容量５１，５２゜とすることで、電
流源４２と４３と４４の電流比′！１ｌ−１対１対１と
した場合にスイッチ４５．４６および４７をオンにした
待客Ｊ１４９に流れる電流を２１０対２６対１すなわち
１０２４対３２対１にできる。

上位６ビノトのデータで決まる導通期間６０と中５ビッ
トのデータで決まる導通期間６１と下位５ビツトのデー
タで決まる導通期間６２中に容量４９を充電し、積分器
の出力でおるアナログ出力１３に波形５８を得る。変換
終了後のアナログ出力１３のアナログ値がディジクル・
データをアナログに変換した値であυ、出力期間６３で
次段に出力する。

この実施例によれば、１６ビノトを上位６ピソト、中５
ビット、下位５ビツトに分けているので、カウンタのク
ロック周波数ｆ”ｃｌｋをに下げることが出来る。

しかし、容量比の精度は上位６ビツトの出力電圧値と中
５ビット、下位５ビツトの出力電圧値との間には２１０
±０．５の誤差が許容される。すなわち０．０５％以内
であれば良い。

定電流源を１対１対１に正確に分流した場合、誤差は容
量比によって決まる。一般的にモノリシックＩＣ内での
容量比の分布の標準偏差は容量比３１と約１対３１でア
ク、前述した１対２５６の容量比の標準偏差σがｏ、ｏ
ｓ　Ｘ　ｊ　ｂ標準偏差は少ないと思われる。しかし、
１対３１の容量比の標準偏差σを０．０５％と仮定した
としても第６図の例と従来の第１図の例との歩留シは同
一であシ、クロック周波数が２５　ＭＦＩｚから６．４
　ＭＨｚに下がった点で有効である。

なお第３図でも説明したが定電流源２０．２１あるいは
４２，４３．４４に２対１あるいは４対２対１などをも
たせれば容量比を下げることも可能である。

以上の実施例では、カウンタのクロック周波数に関して
、該クロック周波数をＪ−さくできるという観点でその
効果を説明した。しかし、これを裏返して考えれば、上
記の各実施例は実現可能な太きさまでクロック周波数を
上げて用いると変換時間を短縮できるという効果をもっ
ているとも言うことができる。

（効　果）本発明によれば、比較的比精度の容易に得られる容量比
に精度をもたすことができるので、モノリシックＩＣ化
する場合歩留シを良くできるという効果、およびカウン
タを並列に分割して動作させるようにしているので、カ
ウンタのクロック周波数を下げることができるという効
果、あるいはクロック周波ａを実現可能な大きさまで上
けて変換を行なえば変換時間が短かくなるという効果が
ある。

【図面の簡単な説明】

第１図は従来の積分方式のＤＡＣのブロック図、第２図
は第１図の動作説明図、第３図は本発明の第一実施例の
ブロック図、第４図は本発明の第二実施例のブロック図
、第５図は本発明の第三実施例のブロック図、第６図は
本発明の第四実施例のブロック図、第７図は第６図の動
作説明図である。１．２２，２３，３３．４８・・・積分用の演算増幅器
、２，２４，２５，２８，３４．４９・・・積分用の容
量、３，２６，２７，３１，３２゜３７．３８，５０，
５５．５６・・・放電用スイッチ、４，５・・・重みづ
け定電流源、６，７，４５゜４６．４７・・・電流スイ
ッチ、８，９，３９゜４０．４１・・・カウンタ、１０
．５７・・・制御回路、１１・・・ディジタルデータ入
力、１２・・・クロノク入力、１３・・・アナログ出方
、１９・・・重みづけ積分器、２０，２１，４２．４３
．４４・・・定電流源代理人弁理士　平　木　道　人第１図才２図１才３図う１・４図、１９１１２牙　５　図９オ６図才　７　図一一一□−〜−一一１　四朗

Claims

【特許請求の範囲】

（１）複数の電流源、該複数の電流源電流を導通遮断す
る電流スイッチ、ディジタル入力に応じて該電流スイッ
チの導通期間を制御する手段、該電流スイッチ出力であ
る該複数の電流源電流に対して重みづけした電圧出力を
得るべく複数の容量を組み合せた重みづけ積分器、およ
び該積分器の容量に薯えられた前周期の電荷を放電させ
るスイッチを具備したことを特徴上するディジタル・ア
ナログ変換回路。
（２）前記重みづけ積分器が、前記複数の電流源と同一
数の演算増幅器、および該演算増幅器の出力と反転入力
との間の各々に接続され、かつその値に重みづけされた
容量を具備し、前記演算増幅器の反転入力の各々を、前
記電流源の各々に接続し、前記演算増幅器の１個の非反
転入力を基準電圧に接続すると共に、その出力を、前記
演算器の他の１個の非反転入力に加え、さらに該他の１
個の演算器の出力をさらに他の１個の非反転入力に接続
し、最後の演算増幅器の出力を前記重みづけ積分器の出
力としたことを特徴とする特許範囲第１項記載のディジタル・アナログ変換回路。
（３）前記重みづけ積分器が、前記複数の電流源の１個
の出力に直接接続された負荷容量、および、その他の電
流源に接続された、該電流源の電流を分割する容量で構
成されたことを特徴とする前記特許請求の範囲第１項記
載のディジタル・アナログ変換回路。
（４）前記重みづけ積分器が、演算増幅器、該演算増幅
器の出力と反転入力との間に接続された負荷容量、およ
び電流分割する容量を具備し、前記複数の電流源の１個
は直接該演算増幅器の反転入力に接続し、その他の該複
数の電流源は前記電流分割する容量で電流分割をして該
演算増幅器の反転入力に加えるようにしたことを特徴と
する特許請求の範囲第１項記載のディジタル・アナログ
変換回路。