JPS6034050A - 基準電圧発生用集積回路 - Google Patents
基準電圧発生用集積回路Info
- Publication number
- JPS6034050A JPS6034050A JP58141956A JP14195683A JPS6034050A JP S6034050 A JPS6034050 A JP S6034050A JP 58141956 A JP58141956 A JP 58141956A JP 14195683 A JP14195683 A JP 14195683A JP S6034050 A JPS6034050 A JP S6034050A
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- JP
- Japan
- Prior art keywords
- reference voltage
- correction
- resistor
- main
- resistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、電圧を抵抗で分割し゛ζ基準電圧を発生させ
る構造の基準電圧発生用集積回路の改良に関する。
る構造の基準電圧発生用集積回路の改良に関する。
従来技術と問題点
従来、この種の基準電圧発生用集積回路では、例えば、
第１図に見られるように、電源Ｅ１及びＲ２間に主抵抗
Ｒ１及びＲ２からなる直列の抵抗列を挿入し、その主抵
抗Ｒ１とＲ２との接続点から出力端子ＯＵＴを導出し、
主抵抗Ｒ１及びＲ２で分割された電圧を基準電圧として
用いるようにしている。そして、この場合の主抵抗Ｒ１
及びＲ２としては、半導体基板に形成した拡散領域或い
は多結晶シリコン膜を使用している。
第１図に見られるように、電源Ｅ１及びＲ２間に主抵抗
Ｒ１及びＲ２からなる直列の抵抗列を挿入し、その主抵
抗Ｒ１とＲ２との接続点から出力端子ＯＵＴを導出し、
主抵抗Ｒ１及びＲ２で分割された電圧を基準電圧として
用いるようにしている。そして、この場合の主抵抗Ｒ１
及びＲ２としては、半導体基板に形成した拡散領域或い
は多結晶シリコン膜を使用している。
ところで、このような基準電圧発生用集積回路では、そ
の製造途中或いは製造後、基準電圧の値を変更する必要
がしばしば発生ずる。
の製造途中或いは製造後、基準電圧の値を変更する必要
がしばしば発生ずる。
然し乍ら、前記従来技術に依る集積回路では、製造後は
勿論のこと、製造途中であっても拡散領域の形成或いは
多結晶シリコン膜の形成の各工程は全工程中の比較的前
のほうに存在している為、抵抗値を変更することに依り
基準電圧値を変えることは甚だ困難である。
勿論のこと、製造途中であっても拡散領域の形成或いは
多結晶シリコン膜の形成の各工程は全工程中の比較的前
のほうに存在している為、抵抗値を変更することに依り
基準電圧値を変えることは甚だ困難である。
発明の目的
本発明は、半導体基板に形成された拡散領域或いは多結
晶シリコン膜等を電圧を分割する為の抵抗として用いて
いる基準電圧発生用集積回路に於いて、該集積回路の製
造途中或いは製造後であっても前記抵抗の値を簡単に変
更して基準電圧の値を容易に変えることが出来るように
する。
晶シリコン膜等を電圧を分割する為の抵抗として用いて
いる基準電圧発生用集積回路に於いて、該集積回路の製
造途中或いは製造後であっても前記抵抗の値を簡単に変
更して基準電圧の値を容易に変えることが出来るように
する。
発明の構成
本発明の基準電圧発生用集積回路では、電源間に於ける
電源に近い側にそれぞれ配設され且つ一端がそれぞれ対
応する電源に接続された補正抵抗、該補正抵抗の他端間
に挿入され且つ接続された直列の主抵抗、それ等主抵抗
の接続点から導出された出力端子、前記補正抵抗を予め
短絡状態にする為の金属配線を備え、主抵抗で分圧され
出力端子から取り出される基準電圧の値を変更したい場
合には、前記金属配線を適宜切断することに依り短絡さ
れていた補正抵抗を回路内で活性化するようにして分圧
比を変えるものである。
電源に近い側にそれぞれ配設され且つ一端がそれぞれ対
応する電源に接続された補正抵抗、該補正抵抗の他端間
に挿入され且つ接続された直列の主抵抗、それ等主抵抗
の接続点から導出された出力端子、前記補正抵抗を予め
短絡状態にする為の金属配線を備え、主抵抗で分圧され
出力端子から取り出される基準電圧の値を変更したい場
合には、前記金属配線を適宜切断することに依り短絡さ
れていた補正抵抗を回路内で活性化するようにして分圧
比を変えるものである。
発明の実施例
第２図は本発明一実施例の回路図であり、第１図に関し
て説明した部分と同部分は同記号で指示しである。
て説明した部分と同部分は同記号で指示しである。
第２図に於いて、Ｒｓｌ、Ｒｓ２．Ｒｓ３．Ｒｓ４．Ｒ
ｓ５．Ｒｓ６は補正抵抗をそれぞれ示している。また、
破線は低抵抗の金属配線、例えば、アルミニウムからな
る配線を示し、通常はこれに依り補正抵抗Ｒｓ １．
Ｒｓ ２・・・・を短絡している。この金属配線を必要
に応じて適宜切断すれば、補正抵抗Ｒｓｌ、Ｒｓ２・・
・・等が活性化され回路内の素子として動作することに
なり、それに依り出力端子ＯＵＴから出力される基準電
圧の値を変えることができる。尚、金属配線の切断には
レーザ・ビーム或いは金属針等を用いることが出来る。
ｓ５．Ｒｓ６は補正抵抗をそれぞれ示している。また、
破線は低抵抗の金属配線、例えば、アルミニウムからな
る配線を示し、通常はこれに依り補正抵抗Ｒｓ １．
Ｒｓ ２・・・・を短絡している。この金属配線を必要
に応じて適宜切断すれば、補正抵抗Ｒｓｌ、Ｒｓ２・・
・・等が活性化され回路内の素子として動作することに
なり、それに依り出力端子ＯＵＴから出力される基準電
圧の値を変えることができる。尚、金属配線の切断には
レーザ・ビーム或いは金属針等を用いることが出来る。
また、金属配線は、これに変えてヒユーズを使用するこ
とも可能である。
とも可能である。
この実施例に於いて、Ｒｓｌ ：Ｒｓ２：Ｒ５３＝Ｒｓ
４：Ｒｓ５：Ｒ５６＝１：２：４としておき、破線で示
した金属配線を切断する際、その切断箇所を選択するこ
とに依り、０〜７ｘＲｓｌの８通りの補正抵抗を付加す
ることができ、また、主抵抗Ｒ１側の補正抵抗と主抵抗
Ｒ２側の補正抵抗とを組み合せれば基準電圧の値を最大
６４通り変えることが可能である。
４：Ｒｓ５：Ｒ５６＝１：２：４としておき、破線で示
した金属配線を切断する際、その切断箇所を選択するこ
とに依り、０〜７ｘＲｓｌの８通りの補正抵抗を付加す
ることができ、また、主抵抗Ｒ１側の補正抵抗と主抵抗
Ｒ２側の補正抵抗とを組み合せれば基準電圧の値を最大
６４通り変えることが可能である。
第３図は第２図実施例を具体的な基準電圧発生用集積回
路として表わした要部平面図であり、第２図に関して説
明した部分と同部分は同記号で指示しである。
路として表わした要部平面図であり、第２図に関して説
明した部分と同部分は同記号で指示しである。
図に於いて、主抵抗Ｒ１，Ｒ２及び補正抵抗Ｒｓｌ、Ｒ
ｓ２・・・・等は半導体基板ＳＢに形成された拡散領域
或いは多結晶シリコン膜からなり、それ等はコンタクト
・ホールＣＨを介して破線で示されている金属配線で接
続さている。
ｓ２・・・・等は半導体基板ＳＢに形成された拡散領域
或いは多結晶シリコン膜からなり、それ等はコンタクト
・ホールＣＨを介して破線で示されている金属配線で接
続さている。
第４図は第３図に見られる切断線Ａ−Ａで補正抵抗Ｒｓ
３を切断して表わした要部切断側面図である。
３を切断して表わした要部切断側面図である。
図から明らかな通り、ここでは、主抵抗及び補正抵抗を
拡散領域で形成した実施例を表わし、半導体基板ＳＢは
ｎ型であり、補正抵抗Ｒｓ３である拡散領域はｐ型であ
る。この拡散領域からなる補正抵抗Ｒｓ３には絶縁膜Ｉ
ＮＳに形成されたコンタクト・ホールＣＨを介してアル
ミニウム等の金属配線りがコンタクトしている。
拡散領域で形成した実施例を表わし、半導体基板ＳＢは
ｎ型であり、補正抵抗Ｒｓ３である拡散領域はｐ型であ
る。この拡散領域からなる補正抵抗Ｒｓ３には絶縁膜Ｉ
ＮＳに形成されたコンタクト・ホールＣＨを介してアル
ミニウム等の金属配線りがコンタクトしている。
第３図に見られる実施例では基準電圧が主抵抗Ｒ１及び
Ｒ２の比で決められる。
Ｒ２の比で決められる。
第５図は第３図及び第４図に関して説明した実施例を測
定した結果、基準電圧の値を補正した場合を例示する第
３図と同様な要部平面図であり、線図に関して説明した
部分と同部分は同記号で指示しである。
定した結果、基準電圧の値を補正した場合を例示する第
３図と同様な要部平面図であり、線図に関して説明した
部分と同部分は同記号で指示しである。
図から判るように、金属配線は記号ＢＲＩ及びＢＨ３で
指示された箇所で切断しである。この切断を行なうには
前記したようにレーザ・ビームを使用して良い。
指示された箇所で切断しである。この切断を行なうには
前記したようにレーザ・ビームを使用して良い。
第５図に見られる実施例では基準電圧がＲ１とＲ２＋Ｒ
ｓ ４＋Ｒｓ ６との比で決まる。
ｓ ４＋Ｒｓ ６との比で決まる。
発明の効果
本発明の基準電圧発生用集積回路では、電源間に於いて
それ等の電源に近い側にそれぞれ補正抵抗を配設し、そ
れ等の補正抵抗の一端をそれぞれ対応する電源に接続し
、そして、それ等補正抵抗の他端間に直列接続された主
抵抗を挿入し、それ等主抵抗の接続点から出力端子を導
出し、また、前記補正抵抗は金属配線で予め短絡状態と
した構成になっていて、前記主抵抗で分圧され前記出力
端子から出力される基準電圧の値を変更したい場合には
、前記金属配線を適宜選択的に切断することに依り前記
短絡されていた補正抵抗を回路内の素子として動作可能
状態とすることに依り、分圧比を変更し、所望の基準電
圧を得るようにしている。従って、集積回路の製造工程
のかなり後の方であっても、また、製造後であっても、
基準電圧の変更を容易に行なうことができるし、金属配
線の切断箇所を選択することに依り、種々の電圧値を得
ることが可能であり、さらにまた、補正抵抗が電源側に
配置されているので、基準電圧の補正は電圧の増減何れ
の向きにも行なうことができる等の効果を奏し得る。
それ等の電源に近い側にそれぞれ補正抵抗を配設し、そ
れ等の補正抵抗の一端をそれぞれ対応する電源に接続し
、そして、それ等補正抵抗の他端間に直列接続された主
抵抗を挿入し、それ等主抵抗の接続点から出力端子を導
出し、また、前記補正抵抗は金属配線で予め短絡状態と
した構成になっていて、前記主抵抗で分圧され前記出力
端子から出力される基準電圧の値を変更したい場合には
、前記金属配線を適宜選択的に切断することに依り前記
短絡されていた補正抵抗を回路内の素子として動作可能
状態とすることに依り、分圧比を変更し、所望の基準電
圧を得るようにしている。従って、集積回路の製造工程
のかなり後の方であっても、また、製造後であっても、
基準電圧の変更を容易に行なうことができるし、金属配
線の切断箇所を選択することに依り、種々の電圧値を得
ることが可能であり、さらにまた、補正抵抗が電源側に
配置されているので、基準電圧の補正は電圧の増減何れ
の向きにも行なうことができる等の効果を奏し得る。
第１図は従来例の要部回路図、第２図は本発明−実施例
の要部回路図、第３図は第２図に見られる実施例を具体
的な集積回路とした場合の要部平面図、第４図は第３図
に見られる切断線Ａ−Ａに於ける要部切断側面図、第５
図は第３図に見られる実施例の基準電圧を補正した状態
を表わす要部平面図である。 図に於いて、Ｅｌ及びＲ２は電源、Ｒ１及びＲ２は主抵
抗、ＯＵＴは出力端子、Ｒ３Ｉ、Ｒ３２・・・・は補正
抵抗、ＳＢは半導体基板、ＩＮＳは絶縁膜、Ｌは金属配
線、ＢＲＩ及びＢＨ３は金属配線の切断箇所である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第３図 ９日 第４図
の要部回路図、第３図は第２図に見られる実施例を具体
的な集積回路とした場合の要部平面図、第４図は第３図
に見られる切断線Ａ−Ａに於ける要部切断側面図、第５
図は第３図に見られる実施例の基準電圧を補正した状態
を表わす要部平面図である。 図に於いて、Ｅｌ及びＲ２は電源、Ｒ１及びＲ２は主抵
抗、ＯＵＴは出力端子、Ｒ３Ｉ、Ｒ３２・・・・は補正
抵抗、ＳＢは半導体基板、ＩＮＳは絶縁膜、Ｌは金属配
線、ＢＲＩ及びＢＨ３は金属配線の切断箇所である。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第３図 ９日 第４図
Claims (1)
- 電源間に於ける電源に近い側にそれぞれ配設され且つそ
れぞれ対応する電源に一端が接続された補正抵抗、該補
正抵抗の他端間に挿入され且つ接続された直列の主抵抗
、それ等主抵抗の接続点がら導出された出力端子、前記
補正抵抗を予め短絡状態にする為の金属配線を備えてな
ることを特徴とする基準電圧発生用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141956A JPS6034050A (ja) | 1983-08-04 | 1983-08-04 | 基準電圧発生用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58141956A JPS6034050A (ja) | 1983-08-04 | 1983-08-04 | 基準電圧発生用集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034050A true JPS6034050A (ja) | 1985-02-21 |
Family
ID=15304033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58141956A Pending JPS6034050A (ja) | 1983-08-04 | 1983-08-04 | 基準電圧発生用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034050A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417727U (ja) * | 1990-06-01 | 1992-02-14 | ||
| US6809576B1 (en) | 1998-01-23 | 2004-10-26 | Renesas Technology Corp. | Semiconductor integrated circuit device having two types of internal power supply circuits |
| KR100478373B1 (ko) * | 2001-09-14 | 2005-03-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
-
1983
- 1983-08-04 JP JP58141956A patent/JPS6034050A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0417727U (ja) * | 1990-06-01 | 1992-02-14 | ||
| US6809576B1 (en) | 1998-01-23 | 2004-10-26 | Renesas Technology Corp. | Semiconductor integrated circuit device having two types of internal power supply circuits |
| KR100478373B1 (ko) * | 2001-09-14 | 2005-03-24 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
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