JPS6034134B2 - パリティチェック方式 - Google Patents
パリティチェック方式Info
- Publication number
- JPS6034134B2 JPS6034134B2 JP56097671A JP9767181A JPS6034134B2 JP S6034134 B2 JPS6034134 B2 JP S6034134B2 JP 56097671 A JP56097671 A JP 56097671A JP 9767181 A JP9767181 A JP 9767181A JP S6034134 B2 JPS6034134 B2 JP S6034134B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- parity
- exclusive
- control signals
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、使用されたりされなかったりする制御信号を
含む情報ブロックに対するパリティチェック方式に関す
る。
含む情報ブロックに対するパリティチェック方式に関す
る。
データ伝送誤りの検出にはパリティチェックが有効であ
る。
る。
即ち１図に示すように送信側ＴＲＮでは“１”，“０”
２値符号の複数ビットからなる伝送すべきデ−夕の“１
”または“０”の個数を求め、それが奇数又は偶数にな
るようにパリティビットｐの“１”，“０”を定め、こ
れらのデータｃおよびパリティビットｐを送信し、受信
側ＲＥＣでは伝送されてきたｃ，ｐの“１”または“０
”の個数を求めそれが予定の奇数か偶数かをチェックし
て伝送誤りがあつか否かをチェックする。送信側でのパ
リティビットの作成、受信側でのパリティチェックには
通常排他的オア回路が用いられ、ＥＯＲは受信側の該回
路である。並列伝送すべきデータｃがｃの他にｄ，ｅ，
ｆとあればその各々についてもパリティビットを付加し
、同様チェックを行なう。勿論全データｃ〜ｆに対して
１つのパリティビットを付けてもよいが、このようにす
ると複数ビットエラー発生の確率が大になるから、チェ
ック洩れ、信頼度低下が懸念される。従ってデータは適
当にブロック化し各ブロックにパリティビットを付加す
る。データビット数が一定またはデータビットが固定の
場合は上記のようなパリティビット付加でよい。
２値符号の複数ビットからなる伝送すべきデ−夕の“１
”または“０”の個数を求め、それが奇数又は偶数にな
るようにパリティビットｐの“１”，“０”を定め、こ
れらのデータｃおよびパリティビットｐを送信し、受信
側ＲＥＣでは伝送されてきたｃ，ｐの“１”または“０
”の個数を求めそれが予定の奇数か偶数かをチェックし
て伝送誤りがあつか否かをチェックする。送信側でのパ
リティビットの作成、受信側でのパリティチェックには
通常排他的オア回路が用いられ、ＥＯＲは受信側の該回
路である。並列伝送すべきデータｃがｃの他にｄ，ｅ，
ｆとあればその各々についてもパリティビットを付加し
、同様チェックを行なう。勿論全データｃ〜ｆに対して
１つのパリティビットを付けてもよいが、このようにす
ると複数ビットエラー発生の確率が大になるから、チェ
ック洩れ、信頼度低下が懸念される。従ってデータは適
当にブロック化し各ブロックにパリティビットを付加す
る。データビット数が一定またはデータビットが固定の
場合は上記のようなパリティビット付加でよい。
データビット固定の情報ブロックの例としては例えばメ
モリアクセスに際して発生するアドレス信号がある。ア
ドレス信号は、勿論その内容は変るがビット数は１６ビ
ットなどの一定値をとり、全部揃って完全なアドレス信
号で、一部が欠けるようなことはない。これに対して読
取り、書込み、バイトマーク、ブロックリードなどの制
御信号は専用線を通して送られ、そして同時に全部が発
生するのではなく、一時には一部が発生するに過ぎない
。従ってこれらの制御信号は、これを１情報ブロックと
見た場合、ブロック内有効ビット数または有効ビットの
該ブロック内位置が変動することになる。勿論このよう
な情報ブロックでもパリティチェックを行なうことが望
ましい。従来にいては、例えば前述のバイトマークにつ
いては、データと同様にパリティビットがつけられたり
しているが、読取り、書込み等少数の制御信号について
はチェックを省略したり、ハードウェアを増加して２重
化したりしている。しかしながら、いずれにしても、使
用されない信号については受信側においてチェック対象
から除く等の煩雑な信理が必要であった。また制御信号
のあるものは、１データブロックだけでなく他のデータ
ブロックにも有効であ。
モリアクセスに際して発生するアドレス信号がある。ア
ドレス信号は、勿論その内容は変るがビット数は１６ビ
ットなどの一定値をとり、全部揃って完全なアドレス信
号で、一部が欠けるようなことはない。これに対して読
取り、書込み、バイトマーク、ブロックリードなどの制
御信号は専用線を通して送られ、そして同時に全部が発
生するのではなく、一時には一部が発生するに過ぎない
。従ってこれらの制御信号は、これを１情報ブロックと
見た場合、ブロック内有効ビット数または有効ビットの
該ブロック内位置が変動することになる。勿論このよう
な情報ブロックでもパリティチェックを行なうことが望
ましい。従来にいては、例えば前述のバイトマークにつ
いては、データと同様にパリティビットがつけられたり
しているが、読取り、書込み等少数の制御信号について
はチェックを省略したり、ハードウェアを増加して２重
化したりしている。しかしながら、いずれにしても、使
用されない信号については受信側においてチェック対象
から除く等の煩雑な信理が必要であった。また制御信号
のあるものは、１データブロックだけでなく他のデータ
ブロックにも有効であ。
前記のブロックリードなどがその例で、ブロックリード
信号があるとデータブロックｃ，ｄ，ｅ，ｆをアドレス
としてメモリの当該アドレスのデータを読出すことにな
る。か）る制御信号は各データブロックｃ，ｄ，ｅ，ｆ
に付けて伝送してもよいがこれでは徒らに信号線を増や
すことになる（「ブロックリード」の意義もなくなる）
ので、あるブロック例えばデータブロックｃの伝送線１
，に並設された制御信号線を使って伝送し、受信側で各
データブロックに付属させる（同ブロックのレジス外こ
格納する）ようにする。制御信号は受信側で単独に扱う
ということも考えられるが、これではブロックリード時
は、データブロックｃ，ｄ，ｅ，ｆを用いてメモリアク
セスせよとの制御系を別に設ける必要があり、厄介であ
る。またこの種の回路はすべて集積回路化されており、
各回路は可及的に同一仕様であることが望まれるが、上
記の制御系別設はか）る目的にも副わない。本発明はか
）る問題に対処するもので、複数のデータブロックの任
意のものに、使用されたりされなかったりする制御信号
を付加し、こうして生じたデータブロック単独およびデ
ータブロックと制御信号の各々に対して排他的オア論理
をとり、その結果と該結果には含められなかった他の制
御信号との排他的オア論理をとってその結果をパリティ
ビットとし、該パリティビット、データブロック、およ
び制御信号をそれぞれ専用線で伝送し、受信側では、送
られてきた個々のデータブロックとそのパリティビット
に全制御信号を加えて各情報ブロックを作り、これらの
各情報ブロックに対して排他的オア論理をとってパリテ
ィチェックすることを特徴とするものである。次に第２
図に示す実施例を参照しながらこれを説明する。第２図
で第１図と同じ部分には同じ符号が付してあり、そして
ａ，ｂは前述の制御信号である。制御信号ａは例えばブ
ロックリードであり、これが“１”ならばデータｃ，ｄ
，ｅ，ｆをアドレスとしてメモリの当該アドレスのデー
タを議取りを意味する。か）る制御信号ａは受信側ＲＥ
ＣのレジスタＲ，〜Ｒ４にデータｃ，ｄ，ｅ，ｆと共に
格納される。制御信号ｂもａと同様に全データに機能す
る信号で、受信側各レジスタＲ．〜Ｒ４に格納される。
しかしか）る制御信号ａ，ｂは単信側ＴＲＮでは各送信
データｃ，ｄ，ｅ，ｆのレジスタｒ，，ｒ２，ｒ３，ｒ
４に格納されることはなく、適当なあるデータブロック
のレジスタ本例では〜ｒ２に格納されるに過ぎず、そし
て受信側へは制御信号線１２，１３で送信される。この
ようにすれば、送信側でも各デー外こ制御信号ａ，ｂを
付属させる場合に比べてレジスタの容量を減小でき、ま
た各データ毎に付属制御信号を信号線で伝送する場合よ
り信号線を少なくすることができる。ブロックストアの
ような場合は、例えば１バイトの各データブロック８個
をストアする位置を指定する８ビットの制御信号が必要
になるから、これを各データブロックに所属させること
はしないことによるレジスタおよび信号線数の節減効果
は大きい。なお前述の制御信号ａ，ｂは共に全データｃ
，ｄ，ｅ，ｆに機能する信号として説明したがこれにと
らわれるものではなく、例えばｂは受信側レジスタＲ，
およびＲ２にのみ作用する場合もある。また図示されて
いない制御信号として送信側から受信側に１：１で使用
される。データｃ，ｄ，ｅ，ｆに対応するｃ′，ｄ′．
ｅ′，ｆ′が存在する場合もある。ところでか）るデー
タおよび制御信号伝送システムでパリティチェックを行
なうには、従釆方式によれば送信側の、各レジスタｒ，
，ｒ２，ｒ３，ｒ４内の各ビットの排他オアをとってパ
リティビットｐ，，ｐ２，ｐ３，ｐ４を求め、それを専
用信号線を通して受信側へ送り、受信側では伝送されて
きたパリティビットとデータおよび制御信号の排他オア
をとることになるが、これではパリティチェックを行な
うことは困難である。
信号があるとデータブロックｃ，ｄ，ｅ，ｆをアドレス
としてメモリの当該アドレスのデータを読出すことにな
る。か）る制御信号は各データブロックｃ，ｄ，ｅ，ｆ
に付けて伝送してもよいがこれでは徒らに信号線を増や
すことになる（「ブロックリード」の意義もなくなる）
ので、あるブロック例えばデータブロックｃの伝送線１
，に並設された制御信号線を使って伝送し、受信側で各
データブロックに付属させる（同ブロックのレジス外こ
格納する）ようにする。制御信号は受信側で単独に扱う
ということも考えられるが、これではブロックリード時
は、データブロックｃ，ｄ，ｅ，ｆを用いてメモリアク
セスせよとの制御系を別に設ける必要があり、厄介であ
る。またこの種の回路はすべて集積回路化されており、
各回路は可及的に同一仕様であることが望まれるが、上
記の制御系別設はか）る目的にも副わない。本発明はか
）る問題に対処するもので、複数のデータブロックの任
意のものに、使用されたりされなかったりする制御信号
を付加し、こうして生じたデータブロック単独およびデ
ータブロックと制御信号の各々に対して排他的オア論理
をとり、その結果と該結果には含められなかった他の制
御信号との排他的オア論理をとってその結果をパリティ
ビットとし、該パリティビット、データブロック、およ
び制御信号をそれぞれ専用線で伝送し、受信側では、送
られてきた個々のデータブロックとそのパリティビット
に全制御信号を加えて各情報ブロックを作り、これらの
各情報ブロックに対して排他的オア論理をとってパリテ
ィチェックすることを特徴とするものである。次に第２
図に示す実施例を参照しながらこれを説明する。第２図
で第１図と同じ部分には同じ符号が付してあり、そして
ａ，ｂは前述の制御信号である。制御信号ａは例えばブ
ロックリードであり、これが“１”ならばデータｃ，ｄ
，ｅ，ｆをアドレスとしてメモリの当該アドレスのデー
タを議取りを意味する。か）る制御信号ａは受信側ＲＥ
ＣのレジスタＲ，〜Ｒ４にデータｃ，ｄ，ｅ，ｆと共に
格納される。制御信号ｂもａと同様に全データに機能す
る信号で、受信側各レジスタＲ．〜Ｒ４に格納される。
しかしか）る制御信号ａ，ｂは単信側ＴＲＮでは各送信
データｃ，ｄ，ｅ，ｆのレジスタｒ，，ｒ２，ｒ３，ｒ
４に格納されることはなく、適当なあるデータブロック
のレジスタ本例では〜ｒ２に格納されるに過ぎず、そし
て受信側へは制御信号線１２，１３で送信される。この
ようにすれば、送信側でも各デー外こ制御信号ａ，ｂを
付属させる場合に比べてレジスタの容量を減小でき、ま
た各データ毎に付属制御信号を信号線で伝送する場合よ
り信号線を少なくすることができる。ブロックストアの
ような場合は、例えば１バイトの各データブロック８個
をストアする位置を指定する８ビットの制御信号が必要
になるから、これを各データブロックに所属させること
はしないことによるレジスタおよび信号線数の節減効果
は大きい。なお前述の制御信号ａ，ｂは共に全データｃ
，ｄ，ｅ，ｆに機能する信号として説明したがこれにと
らわれるものではなく、例えばｂは受信側レジスタＲ，
およびＲ２にのみ作用する場合もある。また図示されて
いない制御信号として送信側から受信側に１：１で使用
される。データｃ，ｄ，ｅ，ｆに対応するｃ′，ｄ′．
ｅ′，ｆ′が存在する場合もある。ところでか）るデー
タおよび制御信号伝送システムでパリティチェックを行
なうには、従釆方式によれば送信側の、各レジスタｒ，
，ｒ２，ｒ３，ｒ４内の各ビットの排他オアをとってパ
リティビットｐ，，ｐ２，ｐ３，ｐ４を求め、それを専
用信号線を通して受信側へ送り、受信側では伝送されて
きたパリティビットとデータおよび制御信号の排他オア
をとることになるが、これではパリティチェックを行な
うことは困難である。
即ち送信側レジスタでは制御信号は全くないか一部しか
ないかであり、これらにより求めたパリティビットを受
信側で全制御信号を付けた状態でデータと共に排他オァ
をとってみても、条件が異なるからパリティチェックし
たことにはならない。勿論ビット“１”の奇、隅をチェ
ックする方式をとり、制御信号がなし、場合を“０”と
してその制御信号なしの場合は正しい結果になるが、制
御信号の一方を使用したつまり“１”とした場合結果は
誤りとなる。従って受信側におけるチェックは制御信号
の使われ方によって意味のあるチェックとなるよう制御
しなければならない。本発明はこのような様々な使われ
方をする制御信号に対しても複雑な回路および複雑な処
理を必要とすることなく、有効なチェック方法を提供し
ている。
ないかであり、これらにより求めたパリティビットを受
信側で全制御信号を付けた状態でデータと共に排他オァ
をとってみても、条件が異なるからパリティチェックし
たことにはならない。勿論ビット“１”の奇、隅をチェ
ックする方式をとり、制御信号がなし、場合を“０”と
してその制御信号なしの場合は正しい結果になるが、制
御信号の一方を使用したつまり“１”とした場合結果は
誤りとなる。従って受信側におけるチェックは制御信号
の使われ方によって意味のあるチェックとなるよう制御
しなければならない。本発明はこのような様々な使われ
方をする制御信号に対しても複雑な回路および複雑な処
理を必要とすることなく、有効なチェック方法を提供し
ている。
すなわち本発明では送信側において受信側のレジスタ構
成に対応して、制御信号が使用されるかされないかに関
係なく制御信号を含めたパリティビットを発生する。例
えばパリティビットｐ，は制御信号ａとデータｃの各ビ
ットの排他オアをとって作ったものとすれば、これをグ
ートＧ，で制御信号ｂと排他オアをとり（これで制御信
号ａ，ｂ、データｃについて排他オアをとったとになる
）、その結果を受信側ＲＥＣへ送信する。パリティビッ
トｐ２も同様で制御信号ｂとデータｄの排他オアをとっ
て作られているとすれば、これをゲートＧ２で制御信号
ａと排他オアをとり、その結果を送信する。パリティビ
ットｐ３，ｐ４はデータｃ，ｆの排他オアであるとすれ
ば、これはそれぞれゲートＣ３，Ｇ４で制御信号ａ，ｂ
と排他オアをとり、その結果を送信する。このようにす
れば受信側で求めたａ，ｂ，ｃ，ｐの排他オア、ａ，ｂ
，ｄ，ｐの排他オア、ａ，ｂ，ｅ，ｐの排他オア、ａ，
ｂ，ｆ，ｐの排他オアは、各データおよび制御信号に対
する正しいパリティチェック結果を与える。これは、制
御信号が使用されたぐ１”）されない ぐ０”）に拘ら
ずそうである。
成に対応して、制御信号が使用されるかされないかに関
係なく制御信号を含めたパリティビットを発生する。例
えばパリティビットｐ，は制御信号ａとデータｃの各ビ
ットの排他オアをとって作ったものとすれば、これをグ
ートＧ，で制御信号ｂと排他オアをとり（これで制御信
号ａ，ｂ、データｃについて排他オアをとったとになる
）、その結果を受信側ＲＥＣへ送信する。パリティビッ
トｐ２も同様で制御信号ｂとデータｄの排他オアをとっ
て作られているとすれば、これをゲートＧ２で制御信号
ａと排他オアをとり、その結果を送信する。パリティビ
ットｐ３，ｐ４はデータｃ，ｆの排他オアであるとすれ
ば、これはそれぞれゲートＣ３，Ｇ４で制御信号ａ，ｂ
と排他オアをとり、その結果を送信する。このようにす
れば受信側で求めたａ，ｂ，ｃ，ｐの排他オア、ａ，ｂ
，ｄ，ｐの排他オア、ａ，ｂ，ｅ，ｐの排他オア、ａ，
ｂ，ｆ，ｐの排他オアは、各データおよび制御信号に対
する正しいパリティチェック結果を与える。これは、制
御信号が使用されたぐ１”）されない ぐ０”）に拘ら
ずそうである。
これに対してゲートＧ，〜Ｇ４を用いた上述のパリティ
ビット作成をしなければ、受信側では制御信号が使用さ
れた、されないを検知してそれにより、排他オアをとる
対象を変更する、つまり制御信号を使用しないなら該制
御信号は排他オァの対象から除く、という制御としなけ
ればならない。本発明では排他オアをとる対象を選択す
るという操作は一切不要で、各ＥＯＲ回路は常に単純に
図示の如くａ，ｂ，ｃ〜ｆのいずれか、およびｐの各ビ
ットの排他オアをとればよい。この部分の構成は４ブロ
ックとも同じであるから、ＬＳＩ化が容易である。更に
、前述のパリティビット作成ゲートＧ，〜Ｇ４は排他オ
アをとるものであるが、その入力がそれぞれ異なるにも
かかわらず、同一の構成で容易に実現される。
ビット作成をしなければ、受信側では制御信号が使用さ
れた、されないを検知してそれにより、排他オアをとる
対象を変更する、つまり制御信号を使用しないなら該制
御信号は排他オァの対象から除く、という制御としなけ
ればならない。本発明では排他オアをとる対象を選択す
るという操作は一切不要で、各ＥＯＲ回路は常に単純に
図示の如くａ，ｂ，ｃ〜ｆのいずれか、およびｐの各ビ
ットの排他オアをとればよい。この部分の構成は４ブロ
ックとも同じであるから、ＬＳＩ化が容易である。更に
、前述のパリティビット作成ゲートＧ，〜Ｇ４は排他オ
アをとるものであるが、その入力がそれぞれ異なるにも
かかわらず、同一の構成で容易に実現される。
すなわち、入力数が少ない例えばＧ，においては排他オ
アゲートの使用されない入力に固定パターン（例えば“
０”入力）を接続することによって所望のパリティビッ
トが得られる。以上説明したように本発明によれば、送
信側では一部のデータブロックに付属し、受信側では該
一部のデータブロック以外のデータブロックにも付属、
使用されたりされなかったりする制御信号が存在する情
報伝送システムのパリティチェックを、ハードウェアを
大型化、複雑化することなく同じ要領で実行でき、極め
て有効である。
アゲートの使用されない入力に固定パターン（例えば“
０”入力）を接続することによって所望のパリティビッ
トが得られる。以上説明したように本発明によれば、送
信側では一部のデータブロックに付属し、受信側では該
一部のデータブロック以外のデータブロックにも付属、
使用されたりされなかったりする制御信号が存在する情
報伝送システムのパリティチェックを、ハードウェアを
大型化、複雑化することなく同じ要領で実行でき、極め
て有効である。
図面の簡単な説明第１図は従来方式によるパリティチェ
ック要領を説明する図、第２図は本発明の実施例を示す
ブロック図である。
ック要領を説明する図、第２図は本発明の実施例を示す
ブロック図である。
図面でｃ，ｄ，ｅ，ｆはデータブロック、ａ，ｂは制御
信号、Ｇ，〜Ｇ４、ＥＯＲは排他的オア論理をとる回路
、ｐはパリティビット、１，〜１３は伝送線である。
信号、Ｇ，〜Ｇ４、ＥＯＲは排他的オア論理をとる回路
、ｐはパリティビット、１，〜１３は伝送線である。
第１図
第２図
Claims (1)
- １ 複数のデータブロツクに任意のものに、使用された
りされなかつたりする制御信号を付加し、こうして生じ
たデータブロツク単独およびデータブロツクと制御信号
の各々に対して排他的オア論理をとり、その結果と該結
果には含められなかつた他の制御信号との排他的オア論
理をとつてその結果をパリテイビツトとし、該パリテイ
ビツト、データブロツク、および制御信号をそれぞれ専
用線で伝送し、受信側では、送られてきた個々のデータ
ブロツクとのそのパリテイビツトに全制御信号を加えて
各情報ブロツクを作り、これらの各情報ブロツクに対し
て排他的オア論理をとつてパリテイチエツクすることを
特徴とするパリテイチエツク方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097671A JPS6034134B2 (ja) | 1981-06-24 | 1981-06-24 | パリティチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097671A JPS6034134B2 (ja) | 1981-06-24 | 1981-06-24 | パリティチェック方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57212552A JPS57212552A (en) | 1982-12-27 |
| JPS6034134B2 true JPS6034134B2 (ja) | 1985-08-07 |
Family
ID=14198482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097671A Expired JPS6034134B2 (ja) | 1981-06-24 | 1981-06-24 | パリティチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034134B2 (ja) |
-
1981
- 1981-06-24 JP JP56097671A patent/JPS6034134B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57212552A (en) | 1982-12-27 |
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