JPS6035544A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6035544A JPS6035544A JP58144755A JP14475583A JPS6035544A JP S6035544 A JPS6035544 A JP S6035544A JP 58144755 A JP58144755 A JP 58144755A JP 14475583 A JP14475583 A JP 14475583A JP S6035544 A JPS6035544 A JP S6035544A
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- JP
- Japan
- Prior art keywords
- circuit
- groups
- group
- volts
- internal leads
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/65—Shapes or dispositions of interconnections
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
従来最も多く使用に供されている半導体装置の溝遣とし
ては、デュアルインライン型パンケージ（以後ＤＩＰと
記す）がある。
ては、デュアルインライン型パンケージ（以後ＤＩＰと
記す）がある。
第１図は蓋をとった状態の従来の１８ビ／ガラス封止１
）ＩＰ型半導体装置の平面図である。第１図で１は回路
テップ、２はパッケージ、３は外部引出し端子、４は内
部リード、５は金属細線である。
）ＩＰ型半導体装置の平面図である。第１図で１は回路
テップ、２はパッケージ、３は外部引出し端子、４は内
部リード、５は金属細線である。
第３図は＠１図に示す半導体装置の等価回路図である。
第３図で点線Ａで囲まれた部分は、回路部分を辰わし一
点鎖線Ｂで囲まれた部分は回路チップｌｆｔ表わし、二
点鎖点Ｃで囲まれた部分はパッケージ２を表わし、Ｌ１
〜Ｌｔｓは第１図における金属細線５と内部リード４０
部分の自己インダクタンスを表わし Ｇ／Ｕ電源の低電
位側配線のポンディングパッドを表わし、Ｖ′は電源の
高電位側配線のポンディングパッドを表わし、げは出力
ボンディングパッドを表わし Ｊ ｌ／〜工１５′は入
力ボンディングバッドを表わし％Ｇは電源の低電位側の
端子を表わし、■は電源の高電位側の端子全茨わし、Ｏ
は出力端子を表わし、１ｘ−１１５は入力端子を衣わし
でいる。内部リード４と金属細線５には抵抗成分、静電
容量成分も存在するが後述する様にこれらの影響は軽微
であるので、本等価回路では無視している。
点鎖線Ｂで囲まれた部分は回路チップｌｆｔ表わし、二
点鎖点Ｃで囲まれた部分はパッケージ２を表わし、Ｌ１
〜Ｌｔｓは第１図における金属細線５と内部リード４０
部分の自己インダクタンスを表わし Ｇ／Ｕ電源の低電
位側配線のポンディングパッドを表わし、Ｖ′は電源の
高電位側配線のポンディングパッドを表わし、げは出力
ボンディングパッドを表わし Ｊ ｌ／〜工１５′は入
力ボンディングバッドを表わし％Ｇは電源の低電位側の
端子を表わし、■は電源の高電位側の端子全茨わし、Ｏ
は出力端子を表わし、１ｘ−１１５は入力端子を衣わし
でいる。内部リード４と金属細線５には抵抗成分、静電
容量成分も存在するが後述する様にこれらの影響は軽微
であるので、本等価回路では無視している。
さて、導体を流れる電流が時間的に変化すると、その導
体の自己インダクタンス成分によシ、電流の時間的変化
率と、自己インダクタンスとの積で決まる逆起電圧が生
じることは、良く知られている。いま、自己インダクタ
ンスの大きさｆ Ｌ ７Ｗ流をｉ９時間６ｔと辰わせば
、逆起電圧φは、ｉ φ＝−Ｌ□ ｉ と衣わされる。ボンディング線と金Ｊ嘱リードの自己イ
ンダクタンスは、１８ピンＤＩＰでは最大２０ナノヘン
リ一程度である。いまｄｉ／ｄｔ ｔ−１ナノ秒当り１
０ミリアンペアとすると、φの大きさはφ＝−２０Ｘ１
０（へ／リー）ＸＩＯＸｌ ０−３Ｃアンペア〕τ１０
［秒）＝−０，２Ｃボルト〕 となる。これに対して、ボンディング線と歪に４リード
の抵抗成分はせいぜい１０ｍΩ程度で；ｈ’）ｆｔ流が
ＩＡでも抵抗による電圧変化分は０．０１Ｖでわシ、全
く問題にならない。また、金）ｔＡ細線間、内部リード
間の静電存置は、１ｐＦ程度であり、１００ Ｍｌｌｚ
に対しても、リアクタンスは、１．６にΩもある。これ
に対して入力端子に接続される外部回路のインピーダン
スは１００Ω以下であるから静電ｄ景の影響も無視でき
る。
体の自己インダクタンス成分によシ、電流の時間的変化
率と、自己インダクタンスとの積で決まる逆起電圧が生
じることは、良く知られている。いま、自己インダクタ
ンスの大きさｆ Ｌ ７Ｗ流をｉ９時間６ｔと辰わせば
、逆起電圧φは、ｉ φ＝−Ｌ□ ｉ と衣わされる。ボンディング線と金Ｊ嘱リードの自己イ
ンダクタンスは、１８ピンＤＩＰでは最大２０ナノヘン
リ一程度である。いまｄｉ／ｄｔ ｔ−１ナノ秒当り１
０ミリアンペアとすると、φの大きさはφ＝−２０Ｘ１
０（へ／リー）ＸＩＯＸｌ ０−３Ｃアンペア〕τ１０
［秒）＝−０，２Ｃボルト〕 となる。これに対して、ボンディング線と歪に４リード
の抵抗成分はせいぜい１０ｍΩ程度で；ｈ’）ｆｔ流が
ＩＡでも抵抗による電圧変化分は０．０１Ｖでわシ、全
く問題にならない。また、金）ｔＡ細線間、内部リード
間の静電存置は、１ｐＦ程度であり、１００ Ｍｌｌｚ
に対しても、リアクタンスは、１．６にΩもある。これ
に対して入力端子に接続される外部回路のインピーダン
スは１００Ω以下であるから静電ｄ景の影響も無視でき
る。
次に、自己インダクタンスによる、逆起電圧が及ぼす悪
影響について説明する。第３図で入力端チェｌ〜ｉｔｓ
に加えられる信号の変化に対応して、回路が動作し、電
源電流が変化する場合について、第５図を用いて説明す
る。
影響について説明する。第３図で入力端チェｌ〜ｉｔｓ
に加えられる信号の変化に対応して、回路が動作し、電
源電流が変化する場合について、第５図を用いて説明す
る。
第５図で１１は、入力端子に加えられる信号波形、１２
は、電源の低電位配線電流、１３は、電源付電位側ポン
ディングパッドＧ′の電位を示している。時刻ｔｏで入
力信号が高レベルから低レベル、又は低レベルから高レ
ベルに変化した後内部回路が動作し、時刻ｔ１〜ｔ２
の間ＬＬ７に流れる電源低電位記ｍＡ ＩＥ ＊が一時
的に増加する。このビーク１に流によシＬ１７の両端に
逆起電圧が生じ、回路チップの電源低１に位側ポンディ
ングパッドＧ′の電位は第５図の１３の様に変動する。
は、電源の低電位配線電流、１３は、電源付電位側ポン
ディングパッドＧ′の電位を示している。時刻ｔｏで入
力信号が高レベルから低レベル、又は低レベルから高レ
ベルに変化した後内部回路が動作し、時刻ｔ１〜ｔ２
の間ＬＬ７に流れる電源低電位記ｍＡ ＩＥ ＊が一時
的に増加する。このビーク１に流によシＬ１７の両端に
逆起電圧が生じ、回路チップの電源低１に位側ポンディ
ングパッドＧ′の電位は第５図の１３の様に変動する。
いま入力信号の論理レベル″ｌ”と”０″は、一般的な
ＴＴＬレベルとして、１″はｚＯボルト″（）“は０．
８ボルトとする。つまシ回路は入力が０．８ボルト以下
ならば必ず“０″と感じ、２．０ボルト以上ならば必ず
１１′と感じるとする。ここで注意すべきことは通常１
回路がｌｌＯ″と感じるレベルは０．８ボルトよシ高く
、′ｌ″′と感じるレベルは、２．０ボルトよシ低いと
いうことである。いま、［回路が０″と感じる最も高い
電圧Ｊ ｋＶｘｒ。
ＴＴＬレベルとして、１″はｚＯボルト″（）“は０．
８ボルトとする。つまシ回路は入力が０．８ボルト以下
ならば必ず“０″と感じ、２．０ボルト以上ならば必ず
１１′と感じるとする。ここで注意すべきことは通常１
回路がｌｌＯ″と感じるレベルは０．８ボルトよシ高く
、′ｌ″′と感じるレベルは、２．０ボルトよシ低いと
いうことである。いま、［回路が０″と感じる最も高い
電圧Ｊ ｋＶｘｒ。
と辰わし、「回路が°”１″と感じる最も低い電圧」を
ＶＩＨと表わせば、 ０．８ボルト二Ｖｔ Ｌ＜Ｖ Ｉ Ｈ≦ｚｏボルトとい
う関係が成立っている。これを逆に言うと、回路は入力
が２ボルト以上にならなくとも、ＶＩＨ以上であればｌ
１１″と感じ、また、０．８ボルト以下にならなくとも
ＶＩＬ 以下であれば、０”と感じるということである
。
ＶＩＨと表わせば、 ０．８ボルト二Ｖｔ Ｌ＜Ｖ Ｉ Ｈ≦ｚｏボルトとい
う関係が成立っている。これを逆に言うと、回路は入力
が２ボルト以上にならなくとも、ＶＩＨ以上であればｌ
１１″と感じ、また、０．８ボルト以下にならなくとも
ＶＩＬ 以下であれば、０”と感じるということである
。
さて、時刻ｔ１から１２の間でインダクタノスＬ１７ｔ
ｌ−流れる電流が第５図の１２の様に変動し、それによ
って回路チップの電源低電位側ボンデイングバノド電位
が第５図の１３の様に負側にΔＶ１ボルト、正側にΔｖ
２ ボルトだけ変動したとする。
ｌ−流れる電流が第５図の１２の様に変動し、それによ
って回路チップの電源低電位側ボンデイングバノド電位
が第５図の１３の様に負側にΔＶ１ボルト、正側にΔｖ
２ ボルトだけ変動したとする。
これは、回路チップから見れば、あたかも、入力１５号
レベルが正側にΔＶ１ ボルト、負側にΔｖ２ボルトだ
け賀動したように見えることになる。従って５回路チッ
プから見た時、入力信号のうちの低レベル０．８ボルト
にβるものは、接地電位が負側にΔ■１ ボルト変動し
た時は入力信号がｏ、８＋Δ■１ ボルトになりたよう
に見え正側にΔＶ２ボルト変動した時は、０．８−Δ■
２ボルトになりた様に見える。同様に、人カイδ号のう
ち晶レベル２．０ボルトにあるものは２．０＋Δ■ｌボ
ルト、２．０−Δ■２ボルトになった様に見えるわけで
ある。前述したように、回路は入力がＶＩＨ以上であれ
ば”１″と感じ、ＶＩＬ以下であれば”０”と感じるか
ら電流変化により、自己インダクタンスの両端に生じる
逆起１ば圧のために回路テノグの電源低電位側配線の電
位が変動すると、たとえ入力信号が０．８ボルトであっ
ても電位変動の大きさΔ■１が、 Ｏ，Ｓ＋ΔＶ１＝２ＶＩＨ を満すような大きさであれば、回路は入力が″１ルベル
になったと感じて誤動作してしまうし、また入力信号が
２．０ボルトであってもΔ■２が ２・０−ΔＶ２≦ＶＩＬ ′ｆｒ、満すような大きさであれば０°”レベルになっ
たと感じて誤動作してしまう。
レベルが正側にΔＶ１ ボルト、負側にΔｖ２ボルトだ
け賀動したように見えることになる。従って５回路チッ
プから見た時、入力信号のうちの低レベル０．８ボルト
にβるものは、接地電位が負側にΔ■１ ボルト変動し
た時は入力信号がｏ、８＋Δ■１ ボルトになりたよう
に見え正側にΔＶ２ボルト変動した時は、０．８−Δ■
２ボルトになりた様に見える。同様に、人カイδ号のう
ち晶レベル２．０ボルトにあるものは２．０＋Δ■ｌボ
ルト、２．０−Δ■２ボルトになった様に見えるわけで
ある。前述したように、回路は入力がＶＩＨ以上であれ
ば”１″と感じ、ＶＩＬ以下であれば”０”と感じるか
ら電流変化により、自己インダクタンスの両端に生じる
逆起１ば圧のために回路テノグの電源低電位側配線の電
位が変動すると、たとえ入力信号が０．８ボルトであっ
ても電位変動の大きさΔ■１が、 Ｏ，Ｓ＋ΔＶ１＝２ＶＩＨ を満すような大きさであれば、回路は入力が″１ルベル
になったと感じて誤動作してしまうし、また入力信号が
２．０ボルトであってもΔ■２が ２・０−ΔＶ２≦ＶＩＬ ′ｆｒ、満すような大きさであれば０°”レベルになっ
たと感じて誤動作してしまう。
近年、半導体装ｕｔは晶速化が著しく進行しておシ、こ
れに伴って回路電流の時間的変化率は益々大きくなって
きておシ、上記の様な金属細線、内部リードの自己イン
ダクタンスによる回路の誤動作鉱物めて深刻な問題とな
シつつある。
れに伴って回路電流の時間的変化率は益々大きくなって
きておシ、上記の様な金属細線、内部リードの自己イン
ダクタンスによる回路の誤動作鉱物めて深刻な問題とな
シつつある。
この解決策としては、電流変化率の大きい配線は短いリ
ードにボンディングするという方法が考えらｉするが、
〕ｉｆｌ常、半導体装１ｌｆＱ端子配列は標準化されて
おシそのような変更は好ましくない。それ故、そのよう
ｆＬ変更は行われず、従来の回路部にの時間的変化率の
大きい半導体装置ではしばしば誤動動を生ずるという欠
点があった。
ードにボンディングするという方法が考えらｉするが、
〕ｉｆｌ常、半導体装１ｌｆＱ端子配列は標準化されて
おシそのような変更は好ましくない。それ故、そのよう
ｆＬ変更は行われず、従来の回路部にの時間的変化率の
大きい半導体装置ではしばしば誤動動を生ずるという欠
点があった。
本発明の目的は上記欠点を除去し、回路電流の時間的変
化率が大きい場合でも、誤？・ｂ作金起さない半導体装
置を提供することにある。
化率が大きい場合でも、誤？・ｂ作金起さない半導体装
置を提供することにある。
本発明による半導体装置は、半導体に複数の回路素子が
形成され、該複数の回路素子間あるいは該回路ぶ子とポ
ンディングパッドとを接続する配藏とを有する回路チッ
プと、外部引出し端子とこれに接続する内部リードとを
有し前記回路チップを収納して封止するパッケージと、
前記内部リードとポンディングパッドとを接続する金属
細線とを含んで＊ｉ’Ｊ成される半導体装置において、
前記回路チップに電力を供給するための配線のうちの高
？Ｂ位配線又は低屯位配紛の少くとも一方の配線を二つ
のグループに分けて該グループ毎にポンディングパッド
を設け、前記パッケージの内部リードのうち前記二つの
グループに設けられたポンディングパッドが電気的に接
続されるべき内Ｋｌ−ドを二股に分け、前記二つのグル
ープに設けられたポンディングパッドの一方と前記内部
リードの一方の股とを金属細線で接続し、前記二つのグ
ループに設けられたポンディングパッドの他方と前記内
部リードの他方の股とを（シ屈細線で接続したことを特
徴とする。
形成され、該複数の回路素子間あるいは該回路ぶ子とポ
ンディングパッドとを接続する配藏とを有する回路チッ
プと、外部引出し端子とこれに接続する内部リードとを
有し前記回路チップを収納して封止するパッケージと、
前記内部リードとポンディングパッドとを接続する金属
細線とを含んで＊ｉ’Ｊ成される半導体装置において、
前記回路チップに電力を供給するための配線のうちの高
？Ｂ位配線又は低屯位配紛の少くとも一方の配線を二つ
のグループに分けて該グループ毎にポンディングパッド
を設け、前記パッケージの内部リードのうち前記二つの
グループに設けられたポンディングパッドが電気的に接
続されるべき内Ｋｌ−ドを二股に分け、前記二つのグル
ープに設けられたポンディングパッドの一方と前記内部
リードの一方の股とを金属細線で接続し、前記二つのグ
ループに設けられたポンディングパッドの他方と前記内
部リードの他方の股とを（シ屈細線で接続したことを特
徴とする。
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の平面図である。
第２図で１は回路チップ、２はパッケージ、３は外部引
出し端子、４は内部リード、５は金属相ＡＬ Ｌ ７は
二股に分けられ電源に接続される内部リードである。
出し端子、４は内部リード、５は金属相ＡＬ Ｌ ７は
二股に分けられ電源に接続される内部リードである。
第２図に示す実施レリの等価回路を２１３４図に示す。
冨４図でＡは回路チップのうちＷＬＩＡｒ、変化の小さ
い回路部分、Ｎは回路チップのうち電流変化の大きい回
路部分、Ｂは回路チップ、Ｃはパンケージ全グミわし、
■１′〜１１５′は回路チップ上の入カボンディンダバ
ソドＯは出力ボンディングパッド Ｖ／はＥＪ匝の冒屯
位側ボンディングバノド、Ｏ′は電流変化の大きい回路
Ｖ′１１Ｓ分の電源低電位１１１１１ポンディ／グバッ
ド、Ｇ〃は？ＩＥ流変比変化さい回路部分の電源低電位
側ボンディングバンド、１１〜ｌ１５は半導体装置の入
力端子、Ｏは出力端子、Ｇは電源の低電位端子、■は゛
１毬源の高電位端子、Ｌ１〜Ｌ１８はポンディングパッ
ドと端子間の金（す５細と内Ｔ１μリードのインダクタ
ンスｋ ｔ＋わしている。
い回路部分、Ｎは回路チップのうち電流変化の大きい回
路部分、Ｂは回路チップ、Ｃはパンケージ全グミわし、
■１′〜１１５′は回路チップ上の入カボンディンダバ
ソドＯは出力ボンディングパッド Ｖ／はＥＪ匝の冒屯
位側ボンディングバノド、Ｏ′は電流変化の大きい回路
Ｖ′１１Ｓ分の電源低電位１１１１１ポンディ／グバッ
ド、Ｇ〃は？ＩＥ流変比変化さい回路部分の電源低電位
側ボンディングバンド、１１〜ｌ１５は半導体装置の入
力端子、Ｏは出力端子、Ｇは電源の低電位端子、■は゛
１毬源の高電位端子、Ｌ１〜Ｌ１８はポンディングパッ
ドと端子間の金（す５細と内Ｔ１μリードのインダクタ
ンスｋ ｔ＋わしている。
次に、第４図と第６図全参照して本発明の実施例の動作
について説明する。従来例と同様に入力信号が時刻１ｏ
で０．８ボルトから２．０ボルト又は２．０ボルトから
０．８ボルトへと遷移した後時刻ｔ１から１２の間で、
一時的に、電源低電位配線電流が増加するとする。従来
例では、この電流変化によシ自己インダクタンス悄７０
両端に逆起電圧が銹起され、回路の電源低″屯位を変動
させるため。
について説明する。従来例と同様に入力信号が時刻１ｏ
で０．８ボルトから２．０ボルト又は２．０ボルトから
０．８ボルトへと遷移した後時刻ｔ１から１２の間で、
一時的に、電源低電位配線電流が増加するとする。従来
例では、この電流変化によシ自己インダクタンス悄７０
両端に逆起電圧が銹起され、回路の電源低″屯位を変動
させるため。
誤動作を起すことは前述した辿りである。しかし、本発
明では第４図に等価回路で示したように、内部回路ｆｃ
電流変化の大きい部分λとそうでない部分Ａとに分割し
、また電源低？［位側配線のうち、二つの回路部分に共
通な配線はほとんどないようにしている。つまり、第４
図の自己インダクタンスＬ １７’ ２流れるｗＬ流は
時間的変化率が小さく、また、電源低フル位配線のうち
上記二つの回路部分Ａ。
明では第４図に等価回路で示したように、内部回路ｆｃ
電流変化の大きい部分λとそうでない部分Ａとに分割し
、また電源低？［位側配線のうち、二つの回路部分に共
通な配線はほとんどないようにしている。つまり、第４
図の自己インダクタンスＬ １７’ ２流れるｗＬ流は
時間的変化率が小さく、また、電源低フル位配線のうち
上記二つの回路部分Ａ。
Ａ′に共通な配線の自己インダクタンスＬ１７Ｆは非常
に小さい。従って、回路部分ｈｖ７６源低電位は、第６
図の２３の線で示されるように変動が従来例に比べて著
しく小さくなっておシ、従来例で問題となるような誤動
作が起こらず安定した動作が得られる。
に小さい。従って、回路部分ｈｖ７６源低電位は、第６
図の２３の線で示されるように変動が従来例に比べて著
しく小さくなっておシ、従来例で問題となるような誤動
作が起こらず安定した動作が得られる。
なお、上記の説明ではガラス封止の１８ビンＤＩＰ＝（
用いたが１本発明はピン数が１８ビン以外のガラス封止
ＤＩＰは勿論のこと樹脂封止１） Ｉ ＰやまたはＤＩ
Ｐ以外の借遣の半導体装置にも適用できることは言うま
でもない。
用いたが１本発明はピン数が１８ビン以外のガラス封止
ＤＩＰは勿論のこと樹脂封止１） Ｉ ＰやまたはＤＩ
Ｐ以外の借遣の半導体装置にも適用できることは言うま
でもない。
以上説明した様に本発明によれば、電流の時間的変化率
が大きくとも、誤動作を起さず、安定した動作をする半
導体装置を得ることができる。
が大きくとも、誤動作を起さず、安定した動作をする半
導体装置を得ることができる。
第１図はも・濠をとった状態の従来の１８ビンガラス封
止）） Ｉ ）’型半導体装置の平面図、第２図は本発
明の一実施例の平面図、第３図は第１図に示す＃ ；Ｊ
ｚ体装置の等価回路図、第４図は第２図に示す一実施例
の等価回路図、４５５図は第１図に示す半導体装置の動
作を説りＪするための波形図、第６図は第２図に示す一
実施例の動作を説明するための波形図である。 １・・・・・・回路チップ、２・・・・・・パッケージ
、３・・・・・・外部引出し端子、４・・・・・・内部
リード、５・・・・・・省屑Ａ４１１Ｍ、６．７・・・
・・・二股に分けられた内部リード、１１・・・・・・
入力信号波形％１２・・・・・・電源の低電位配線電流
波形、１３・・・・・・電源の低電位側ポンディングパ
ッドの電圧波形、２１・・・・・・入力（ｉ号波形。 ２２．２２’・・・・・・電源の低ｆ［（Ｓ”ｌ配線電
流波形、２３・・・・・・電源の低電位側ポンディング
パッドの電圧波形。 代理人 弁理士 内 原 晋 事１ヅ■ を２口 序３珂 ゛９
止）） Ｉ ）’型半導体装置の平面図、第２図は本発
明の一実施例の平面図、第３図は第１図に示す＃ ；Ｊ
ｚ体装置の等価回路図、第４図は第２図に示す一実施例
の等価回路図、４５５図は第１図に示す半導体装置の動
作を説りＪするための波形図、第６図は第２図に示す一
実施例の動作を説明するための波形図である。 １・・・・・・回路チップ、２・・・・・・パッケージ
、３・・・・・・外部引出し端子、４・・・・・・内部
リード、５・・・・・・省屑Ａ４１１Ｍ、６．７・・・
・・・二股に分けられた内部リード、１１・・・・・・
入力信号波形％１２・・・・・・電源の低電位配線電流
波形、１３・・・・・・電源の低電位側ポンディングパ
ッドの電圧波形、２１・・・・・・入力（ｉ号波形。 ２２．２２’・・・・・・電源の低ｆ［（Ｓ”ｌ配線電
流波形、２３・・・・・・電源の低電位側ポンディング
パッドの電圧波形。 代理人 弁理士 内 原 晋 事１ヅ■ を２口 序３珂 ゛９
Claims (1)
- 半導体に複数の回路素子が形成され、該複数の回路素子
間あるいは該回路素子とポンディングパッドとを接続す
る配線とヲ有する回路チップと、外部引出し端子とこれ
に接続する内部リードと金有し前記回路チップを収納し
て封止するパッケージと、前記内部リードとポンディン
グパッドとを接続する金属細線とを含んで構成される半
導体装置において、前記回路チップに電力を供給するた
めの配線のうちの葛電位配線又は低電位配線の少くとも
一方の配線を二つのグループに分けて該グループ毎にポ
ンディングパッドを設け、前記パッケージの内部リード
のうち前記二つのグループに設けられたポンディングパ
ッドが電気的に接続されるべき内部リードを二股に分け
、前記二つのグループに設けられたポンディングパッド
の一方と前記内部リードの一方の股とを金属細線で接続
し、前記二つのグループに設けられたポンディングパッ
ドの他方と前記内部リードの他方の股と全金属細覇で接
続したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144755A JPS6035544A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58144755A JPS6035544A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6035544A true JPS6035544A (ja) | 1985-02-23 |
Family
ID=15369629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58144755A Pending JPS6035544A (ja) | 1983-08-08 | 1983-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035544A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801451A (en) * | 1995-02-14 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a plurality of input buffer circuits receiving the same control signal |
-
1983
- 1983-08-08 JP JP58144755A patent/JPS6035544A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801451A (en) * | 1995-02-14 | 1998-09-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a plurality of input buffer circuits receiving the same control signal |
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