JPS6035691B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6035691B2 JPS6035691B2 JP288980A JP288980A JPS6035691B2 JP S6035691 B2 JPS6035691 B2 JP S6035691B2 JP 288980 A JP288980 A JP 288980A JP 288980 A JP288980 A JP 288980A JP S6035691 B2 JPS6035691 B2 JP S6035691B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
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Description
【発明の詳細な説明】
本発明は情報処理装置に関し、さらに詳細にはその主記
憶制御装置に関するものである。
憶制御装置に関するものである。
情報処理装置の主要部の一つである主記憶装置は、近年
、小型化、高速化が容易な半導体記憶素子の集合体とし
て構成されるようになってきたが、半導体素子の集積度
などの制約で大容量の主記憶装置を構成しようとする時
は、これをモジュールと呼ばれる単位に分割し、このモ
ジュールを追加していくことによって実現している。
、小型化、高速化が容易な半導体記憶素子の集合体とし
て構成されるようになってきたが、半導体素子の集積度
などの制約で大容量の主記憶装置を構成しようとする時
は、これをモジュールと呼ばれる単位に分割し、このモ
ジュールを追加していくことによって実現している。
この場合、モジュールと中央処理装置（ＣＰＵ）との接
続は、ケーブル数の制約でモジュールをいもずる式に接
続する方法がとられることが多い。第１図Ａはこのよう
なシステムの構成例を示した図である。図中、ＣＰＵＩ
は命令制御部（ＩＰ）４と記憶制御部（ＳＣ）５からな
り、そのＳＣ５が主記憶装置（ＭＳ）３と接続される。
第１図Ａにおいては、ＭＳ３は４つのモジュールＭＳＭ
Ｏ〜３に分割されて各々いもずる式に接続され、ＭＳＭ
ＯがＳＣ５と接続されている。なお、２は入出力処理装
置（ｌＯＰ）である。ところで、このようにＭＳをいく
つかのモジュール（ＭＳＭ）に分割し、各々をし、もず
る式に接続する場合の問題点の１つは、ＣＰＵと各ＭＳ
Ｍとの距離が異なり、ＣＰＵとＭＳを同期させることが
困難なため、非同期の応答信号を同期させるための回路
が必要になることである。
続は、ケーブル数の制約でモジュールをいもずる式に接
続する方法がとられることが多い。第１図Ａはこのよう
なシステムの構成例を示した図である。図中、ＣＰＵＩ
は命令制御部（ＩＰ）４と記憶制御部（ＳＣ）５からな
り、そのＳＣ５が主記憶装置（ＭＳ）３と接続される。
第１図Ａにおいては、ＭＳ３は４つのモジュールＭＳＭ
Ｏ〜３に分割されて各々いもずる式に接続され、ＭＳＭ
ＯがＳＣ５と接続されている。なお、２は入出力処理装
置（ｌＯＰ）である。ところで、このようにＭＳをいく
つかのモジュール（ＭＳＭ）に分割し、各々をし、もず
る式に接続する場合の問題点の１つは、ＣＰＵと各ＭＳ
Ｍとの距離が異なり、ＣＰＵとＭＳを同期させることが
困難なため、非同期の応答信号を同期させるための回路
が必要になることである。
従って、非同期信号を同期させる際に、同期化のための
無駄が生じ、ＭＳの性能が低下することになる。一方、
近年の半導体技術の進歩により、大容量のＭＳをコンパ
クトに実現することが可能になってきたため、ＭＳをモ
ジュールに分割してこれをし、もずる式に接続する必要
がなくなってきた。
無駄が生じ、ＭＳの性能が低下することになる。一方、
近年の半導体技術の進歩により、大容量のＭＳをコンパ
クトに実現することが可能になってきたため、ＭＳをモ
ジュールに分割してこれをし、もずる式に接続する必要
がなくなってきた。
第１図Ｂはこのようなシステムを示している。第１図Ｂ
のようなシステムではＣＰＵとＭＳの間の距離を適切に
定めれば、ＣＰＵとＭＳを同期して制御することが可能
であるため、非同期信号の同期化のための無駄が生じる
ことがない。しかし、このような同期式の記憶制御方式
の問題点は、半導体技術の進歩に伴なつて新しく出現し
てくる記憶素子ＭＳに実装する場合、新しい記憶素子の
性能に見合った制御がし‘こくいことである。本発明は
上述した従来の欠点を解決すべ〈なされたもので、ＭＳ
のビジー状態を管理するカウンタを設け、このカゥンタ
の値を任意に選択できるようにすることによって、記憶
素子の種類にか）わらず、同期式の記憶制御方式を実現
するものである。以下、本発明の一実施例につき図面を
用いて詳細に説明する。
のようなシステムではＣＰＵとＭＳの間の距離を適切に
定めれば、ＣＰＵとＭＳを同期して制御することが可能
であるため、非同期信号の同期化のための無駄が生じる
ことがない。しかし、このような同期式の記憶制御方式
の問題点は、半導体技術の進歩に伴なつて新しく出現し
てくる記憶素子ＭＳに実装する場合、新しい記憶素子の
性能に見合った制御がし‘こくいことである。本発明は
上述した従来の欠点を解決すべ〈なされたもので、ＭＳ
のビジー状態を管理するカウンタを設け、このカゥンタ
の値を任意に選択できるようにすることによって、記憶
素子の種類にか）わらず、同期式の記憶制御方式を実現
するものである。以下、本発明の一実施例につき図面を
用いて詳細に説明する。
第２図は第１図Ｂ中の主記憶装置（ＭＳ）３及び記憶制
御部（ＳＣ）５の概略ブロック図である。
御部（ＳＣ）５の概略ブロック図である。
ＭＳ３はバンク３１と呼ばれる独立に動作しうる単位に
分割されて制御されるが、第２図では４バンクのシステ
ムを示してある。第１図Ｂの命令制御部（ＩＰ）４ある
いは入出力装置（ｌＯＰ）２からのＭＳ３への要求は、
ＳＣ５の要求スタック（ＲＳ）５１にスタックされた後
、プラィオリティ回路（ＰＲ）５２において優先順位が
決定される。一方、バンク管理部（ＢＫＣ）５３は各バ
ンク毎にビジーか否かを管理し、そのバンクの状態をＰ
Ｒ５２へ送る。即ち、ＰＲ５２はこのバンクの状態を見
て優先順次を決定するのである。さらにＢＫＣ５３はＭ
Ｓ３への要求のタイプ（ＲＥＡＤ、ＷＲＩＴＥ等）によ
って各バンク３１をビジーにする期間を決定する回路を
有する。ＭＳインタフェース部５４は、ＭＳ３への要求
に伴なうデータ（アドレス、書込みデータ、要求タイプ
）をＭＳへ送出し、或いは、ＭＳからの議出しデ−夕を
受取つて、ｍ４もし〈はｌＯＰ２へ転送する。モード管
理部６５はＭＳ３の各バンクをＭＳへの要求タイプ別に
、ビジ−にする期間を指定するためのモードを生成し、
ＢＫＣ５３にモード信号を送出するもので、モードはス
イッチＳＷ等にて設定する。後述するように、ＢＫＣ５
３及びモード管理部５５が本発明に係わる部分である。
第３図はＲＳ５１及びＭＳインタフェース部５４の詳細
ブロック図である。
分割されて制御されるが、第２図では４バンクのシステ
ムを示してある。第１図Ｂの命令制御部（ＩＰ）４ある
いは入出力装置（ｌＯＰ）２からのＭＳ３への要求は、
ＳＣ５の要求スタック（ＲＳ）５１にスタックされた後
、プラィオリティ回路（ＰＲ）５２において優先順位が
決定される。一方、バンク管理部（ＢＫＣ）５３は各バ
ンク毎にビジーか否かを管理し、そのバンクの状態をＰ
Ｒ５２へ送る。即ち、ＰＲ５２はこのバンクの状態を見
て優先順次を決定するのである。さらにＢＫＣ５３はＭ
Ｓ３への要求のタイプ（ＲＥＡＤ、ＷＲＩＴＥ等）によ
って各バンク３１をビジーにする期間を決定する回路を
有する。ＭＳインタフェース部５４は、ＭＳ３への要求
に伴なうデータ（アドレス、書込みデータ、要求タイプ
）をＭＳへ送出し、或いは、ＭＳからの議出しデ−夕を
受取つて、ｍ４もし〈はｌＯＰ２へ転送する。モード管
理部６５はＭＳ３の各バンクをＭＳへの要求タイプ別に
、ビジ−にする期間を指定するためのモードを生成し、
ＢＫＣ５３にモード信号を送出するもので、モードはス
イッチＳＷ等にて設定する。後述するように、ＢＫＣ５
３及びモード管理部５５が本発明に係わる部分である。
第３図はＲＳ５１及びＭＳインタフェース部５４の詳細
ブロック図である。
ＩＰ４からの要求は要求スタック５１１或いは５１２に
セットされる。第３図では押４からの要求に対して２つ
のスタックを示してあるが、特に２つに限る必要はない
。要求スタックの構造は本発明の本質にか）わるもので
はないが、こ）では１つのスタックをＲＥＡＤ要求用、
他方をＷＲＩＴＥ要求用として考える。一方、ｌＯＰ２
からの要求はスタック５１３にセットされる（このスタ
ックも一つに限る必要はない）。スタック５１１〜５１
３にセットされた要求に付随するアドレスの１部が線６
３０を介して各スタック毎にＰＲ５２へ送られる。また
、スタックミれたアドレス、書込みデータ、及び制御情
報は、ＰＲ５２で優先順位が決定されると、バンク毎に
線６３１を介してＰＲ５２から送られてくるセレクト信
号によりセレクタ５４２でセレクトされ同様にＰＲ５２
からバンク毎に線６３２を介して送られてくるセット信
号により、ストレジ・レジスタ（ＳＲ）５４１にセット
され、ＭＳ３へ送出される。読み出し要求の場合は、Ｍ
Ｓ３から読み出されたデータはフエツチ・レジスタ（Ｆ
Ｒ）５４３にセットされ、ＢＫＣ５３から線６３３を介
して送られてくるセレクト信号によりセレクタ５４４或
いは５４５にてセレクトされ、ｍ４若し〈はｌＯＰ２へ
転送される。第４図はＰＲ５２のブロック図である。
セットされる。第３図では押４からの要求に対して２つ
のスタックを示してあるが、特に２つに限る必要はない
。要求スタックの構造は本発明の本質にか）わるもので
はないが、こ）では１つのスタックをＲＥＡＤ要求用、
他方をＷＲＩＴＥ要求用として考える。一方、ｌＯＰ２
からの要求はスタック５１３にセットされる（このスタ
ックも一つに限る必要はない）。スタック５１１〜５１
３にセットされた要求に付随するアドレスの１部が線６
３０を介して各スタック毎にＰＲ５２へ送られる。また
、スタックミれたアドレス、書込みデータ、及び制御情
報は、ＰＲ５２で優先順位が決定されると、バンク毎に
線６３１を介してＰＲ５２から送られてくるセレクト信
号によりセレクタ５４２でセレクトされ同様にＰＲ５２
からバンク毎に線６３２を介して送られてくるセット信
号により、ストレジ・レジスタ（ＳＲ）５４１にセット
され、ＭＳ３へ送出される。読み出し要求の場合は、Ｍ
Ｓ３から読み出されたデータはフエツチ・レジスタ（Ｆ
Ｒ）５４３にセットされ、ＢＫＣ５３から線６３３を介
して送られてくるセレクト信号によりセレクタ５４４或
いは５４５にてセレクトされ、ｍ４若し〈はｌＯＰ２へ
転送される。第４図はＰＲ５２のブロック図である。
第３図の要求スタック５１１〜５１３にＩＰ４若しくは
ｌＯＰ２からの要求がスタックされると、各スタツク対
応にあるスタック有効表示用のフリップ・フロップ５２
１〜５２３がセットされる。線６３０を介して送られて
くるアドレス（バンクアドレス）はデコーダ５２４〜５
２６で各スタック対応毎にデコードされるが、デコード
結果はスタック有効表示フリップフロップ５２１〜５２
３が“１”の間だけ有効である。デコーダ５２４〜５２
６の出力は対応する要求が処理されるべきＭＳのバンク
を示し（実施例では４バンクのシステムを想定している
から４バンクのいずれか１つ）、各々のバンクに対する
優先順位決定回路５２７（０〜３）の該当するものに入
力される。優先順位決定回路５２７（０〜３）では線６
３４を介してＢＫＣ５３から送られて来るバンクのビジ
ー状態を見て優先順位を決定する。優先順位の決定の方
法は本発明の本質にかかわらないので詳細は省略するが
、例えば‘１｝ｌＯＰの要求‘２｝、ＩＰのＲＥＡＤ要
求、｛３ｌＩＰのＷＲＩＴＥ要求の順で優先順を固定的
に決めておく方法がある。優先順位決定回路５２７の一
方の出力は線６３２を介して第３図のＳＲ５４１のセッ
ト信号として用いられ、これは同時にＢＫＣ５３にも送
られる。
ｌＯＰ２からの要求がスタックされると、各スタツク対
応にあるスタック有効表示用のフリップ・フロップ５２
１〜５２３がセットされる。線６３０を介して送られて
くるアドレス（バンクアドレス）はデコーダ５２４〜５
２６で各スタック対応毎にデコードされるが、デコード
結果はスタック有効表示フリップフロップ５２１〜５２
３が“１”の間だけ有効である。デコーダ５２４〜５２
６の出力は対応する要求が処理されるべきＭＳのバンク
を示し（実施例では４バンクのシステムを想定している
から４バンクのいずれか１つ）、各々のバンクに対する
優先順位決定回路５２７（０〜３）の該当するものに入
力される。優先順位決定回路５２７（０〜３）では線６
３４を介してＢＫＣ５３から送られて来るバンクのビジ
ー状態を見て優先順位を決定する。優先順位の決定の方
法は本発明の本質にかかわらないので詳細は省略するが
、例えば‘１｝ｌＯＰの要求‘２｝、ＩＰのＲＥＡＤ要
求、｛３ｌＩＰのＷＲＩＴＥ要求の順で優先順を固定的
に決めておく方法がある。優先順位決定回路５２７の一
方の出力は線６３２を介して第３図のＳＲ５４１のセッ
ト信号として用いられ、これは同時にＢＫＣ５３にも送
られる。
線６３２は各バンク毎に対応して設けられている。また
優先順位決定回路５２７のもう一組の出力は線６３１を
介してセレクタ５４２のセレクト信号として用いられ、
またＯＲ回路５２８にてＯＲされる。線６３１は各バン
ク毎にｌＯＰ要求、ＩＰのＲＥＡＤ要求、ＩＰのＷＲＩ
ＴＥ要求を識別する信号の集合である。ＯＲ回路５２８
はｌＯＰの要求、ｍのＲＥＡＤ要求、ＩＰのＷＲＩＴＥ
要求ごとに４つのバンクに対応する優先順位決定回路５
２７（０〜３）の出力６３１を○Ｒしたもので、その出
力はスタック有効表示用フリップ・フロツプ５２１〜５
２３をリセットするために使用される。第５図は本発明
の中心をなすＢＫＣ５３の詳細ブ。
優先順位決定回路５２７のもう一組の出力は線６３１を
介してセレクタ５４２のセレクト信号として用いられ、
またＯＲ回路５２８にてＯＲされる。線６３１は各バン
ク毎にｌＯＰ要求、ＩＰのＲＥＡＤ要求、ＩＰのＷＲＩ
ＴＥ要求を識別する信号の集合である。ＯＲ回路５２８
はｌＯＰの要求、ｍのＲＥＡＤ要求、ＩＰのＷＲＩＴＥ
要求ごとに４つのバンクに対応する優先順位決定回路５
２７（０〜３）の出力６３１を○Ｒしたもので、その出
力はスタック有効表示用フリップ・フロツプ５２１〜５
２３をリセットするために使用される。第５図は本発明
の中心をなすＢＫＣ５３の詳細ブ。
ック図である。第４図のＰＲ５２で優先順次が決定され
ると、線６３２を介してＢＫＣ５３にそのバンクが知ら
される。ＢＫＣ５３では線６３２によってバンク・ビジ
ーを示すフリツプ・フロツプ５３１がセットされる。バ
ンク・ビジー・フリップフロップ５３１は各バンク対応
に設けられていて、その出力は線６３４を介してＰＲ５
２へ送られ、優先順次を決定する際の一つの条件を与え
る。同時に線６３４は各バンク毎に設けられたカウンタ
５３２を起動する。このカウンタは該当バンクがピジー
の間だけ１マシン・サイクル毎にカウント・アップされ
、バンク・ビジー５３１がリセットされると同時に０に
クリアされる。カウンタ５３２の出力はデコーダ５３３
でデコードされ、バンク・ビジ−・リセツト回路５３４
に入力される。各バンク・ビジー・リセット回路５３４
はカウント・セレクト回路５３５有しており、これに上
記デコーダ出力が入力される。さらに、このカウント・
セレクト回路５３５には第２図のモード管理部５５から
線６７０を介してモード信号が入力される。該カウント
・セレクト回路５３５はカウンタ５３２のカウント値が
モードで指定された値になると出力５５１若しくは５５
２一１，５５２一２が出るように動作する。要求がＷＲ
ＩＴＥの場合、出力５５１はＯＲ回路５５３に入力され
、その出力は対応するバンクのバンク・ビジー・フリツ
プ・フロツプ５３１をリセツトする。
ると、線６３２を介してＢＫＣ５３にそのバンクが知ら
される。ＢＫＣ５３では線６３２によってバンク・ビジ
ーを示すフリツプ・フロツプ５３１がセットされる。バ
ンク・ビジー・フリップフロップ５３１は各バンク対応
に設けられていて、その出力は線６３４を介してＰＲ５
２へ送られ、優先順次を決定する際の一つの条件を与え
る。同時に線６３４は各バンク毎に設けられたカウンタ
５３２を起動する。このカウンタは該当バンクがピジー
の間だけ１マシン・サイクル毎にカウント・アップされ
、バンク・ビジー５３１がリセットされると同時に０に
クリアされる。カウンタ５３２の出力はデコーダ５３３
でデコードされ、バンク・ビジ−・リセツト回路５３４
に入力される。各バンク・ビジー・リセット回路５３４
はカウント・セレクト回路５３５有しており、これに上
記デコーダ出力が入力される。さらに、このカウント・
セレクト回路５３５には第２図のモード管理部５５から
線６７０を介してモード信号が入力される。該カウント
・セレクト回路５３５はカウンタ５３２のカウント値が
モードで指定された値になると出力５５１若しくは５５
２一１，５５２一２が出るように動作する。要求がＷＲ
ＩＴＥの場合、出力５５１はＯＲ回路５５３に入力され
、その出力は対応するバンクのバンク・ビジー・フリツ
プ・フロツプ５３１をリセツトする。
同時に、カウンタ５３２も０にクリアされる。一方、要
求がＲＥＡＤの場合は、カウント・セレクト回路５３５
の出力５５２−１はフリップ・フロツプ５３６一１をリ
セツトし、また、出力５５２一２は議出しデータ制御部
５５川こ送られる。
求がＲＥＡＤの場合は、カウント・セレクト回路５３５
の出力５５２−１はフリップ・フロツプ５３６一１をリ
セツトし、また、出力５５２一２は議出しデータ制御部
５５川こ送られる。
読出しデータ制御部５５０１まＭＳから読出されたデー
タのｍ４若しくはｌＯＰ２への転送順を制御する回路で
、談議出しデータ制御部５５０にて所定のバンクの読出
しデータがｍ４若し〈はｌＯＰ２へ転送されることが決
定されると、線６３４を介してバンク・ビジ−・リセッ
ト回路５３４へ入力され、具体的には、そのフリツプ・
フロップ５３７−１をセットする。フリツプ・フロツプ
５３６一１と５３７−１の出力はＡＮＤ回路５３８へ入
力されると同時に、それぞれフリツプ・フロツプ５３６
一２，５３７−２をセットする。フリツプ・フロツプ５
３６一２，５３７−２はそれぞれ、フリツプ・フロツプ
５３６ーー，５３７一１のデイレー回路である。一般に
ＭＳの議出しの時は、記憶素子によってアクセス・タイ
ムとサイクル・タイムが異なり、さらに、謙出されたデ
ータは、ＩＰ４若しくはｌＯＰ２へ転送される際に待た
されることがあるため、アクセスとサイクルを別個に制
御する必要がある。
タのｍ４若しくはｌＯＰ２への転送順を制御する回路で
、談議出しデータ制御部５５０にて所定のバンクの読出
しデータがｍ４若し〈はｌＯＰ２へ転送されることが決
定されると、線６３４を介してバンク・ビジ−・リセッ
ト回路５３４へ入力され、具体的には、そのフリツプ・
フロップ５３７−１をセットする。フリツプ・フロツプ
５３６一１と５３７−１の出力はＡＮＤ回路５３８へ入
力されると同時に、それぞれフリツプ・フロツプ５３６
一２，５３７−２をセットする。フリツプ・フロツプ５
３６一２，５３７−２はそれぞれ、フリツプ・フロツプ
５３６ーー，５３７一１のデイレー回路である。一般に
ＭＳの議出しの時は、記憶素子によってアクセス・タイ
ムとサイクル・タイムが異なり、さらに、謙出されたデ
ータは、ＩＰ４若しくはｌＯＰ２へ転送される際に待た
されることがあるため、アクセスとサイクルを別個に制
御する必要がある。
上記カウント・セレクト回路５３５の出力５５２−２、
論出しデータ制御部５５０、線６３４、フリツプ・フロ
ツプ５３７一１及びフリツプ・フロツプ５３７−２はア
クセス制御のための回路であり、線５５２一１、フリッ
プ・フロップ５３６ーー及びフリッブ・フロップ５３６
−２はサイクル制御のための回路である。フリツプ・フ
ロツプ５３６一１及び５３７−１の出力がＡＮＤ回路５
３８に入力され、その出力が“１”となると、ＯＲ回路
５５３を介して対応するバンク・ビジー・フリツプ・フ
ロツプ５３１をリセットする（この時、同時にカウンタ
５３２も０クリアされる）。
論出しデータ制御部５５０、線６３４、フリツプ・フロ
ツプ５３７一１及びフリツプ・フロツプ５３７−２はア
クセス制御のための回路であり、線５５２一１、フリッ
プ・フロップ５３６ーー及びフリッブ・フロップ５３６
−２はサイクル制御のための回路である。フリツプ・フ
ロツプ５３６一１及び５３７−１の出力がＡＮＤ回路５
３８に入力され、その出力が“１”となると、ＯＲ回路
５５３を介して対応するバンク・ビジー・フリツプ・フ
ロツプ５３１をリセットする（この時、同時にカウンタ
５３２も０クリアされる）。
また、フリツプ・フロツプ５３６一２，５３７一２の出
力はＡＮＤ回路５３９へ入力され、その出力が“１”に
なると、フリツプ・フロツプ５３６−１，５３７−１を
リセットする。同時に一定のデイレーをもってフリップ
・フロツプ５３６一２，５３７一２もリセットされる。
第６図はカウント・セレクト回路５３５の働きを表にま
とめたものである。
力はＡＮＤ回路５３９へ入力され、その出力が“１”に
なると、フリツプ・フロツプ５３６−１，５３７−１を
リセットする。同時に一定のデイレーをもってフリップ
・フロツプ５３６一２，５３７一２もリセットされる。
第６図はカウント・セレクト回路５３５の働きを表にま
とめたものである。
第２図のモード管理部５５から線６７０を介して読出し
モード、サイクル・モード、書込みモードを示す信号が
カウント・セレクト回路５３５に送られる。今、議出し
モードが“１”、サイクル・モードが“０”を示してい
るとすると、カウント値が“２”になると線５５２−２
上の信号が“１”となり、さらにカウントが進んでカウ
ント値が“４”になると線５５２−１上の信号が“１”
になる。同様に、書込みの場合、例えば書込モードが“
２”であるとすると、カウン夕値が“４”になると、線
５５１上の信号が“１”になる。第７図はＲＥＡＤの場
合の全体の動作の概略を示すタイミング図である。
モード、サイクル・モード、書込みモードを示す信号が
カウント・セレクト回路５３５に送られる。今、議出し
モードが“１”、サイクル・モードが“０”を示してい
るとすると、カウント値が“２”になると線５５２−２
上の信号が“１”となり、さらにカウントが進んでカウ
ント値が“４”になると線５５２−１上の信号が“１”
になる。同様に、書込みの場合、例えば書込モードが“
２”であるとすると、カウン夕値が“４”になると、線
５５１上の信号が“１”になる。第７図はＲＥＡＤの場
合の全体の動作の概略を示すタイミング図である。
要求スタック５１１に要求がセットされると同時に、優
先順位決定回路５２７が動作し、所定のバンクがビジー
でなく、かつ、より優先順位の高い要求（例えばｌＯＰ
の要求）がなければ、該ＲＥＡＤ要求に優先権が与えら
れ、ＳＲ５４１にアドレスがセットされてＭＳ３に対し
要求が出される。これと同時に、該バンクのバンク・ビ
ジー・フリツプ・フロツプ５３１がセットされ、またカ
ウンタ５３２が起動される。今、謙出しモードが“１”
、サイクル・モードが“０”であるとすると、第６図よ
りカウント値が“２”になった時で、線５５２−２上の
信号が“１”となり、読出しデータ制御部５５０が起動
され、その結果、該当バンクの論出しデータの転送順位
が決定されると、線６３４上の該バンクに対応する信号
が“１”となり、フリップ・フロップ５３７−１がセッ
トされ、さらに半サイクルのデイレーをもってフリツプ
・フロツブ５３７一２がセットされる。カウント値が“
４”になると、今度はフリツプ・フロツプ５３６一１が
セットされ、さらに半サイクルのデイレーをもってフリ
ツプ・フロツプ５３６一２がセットされる。フリツプ・
フロツブ５３７一１及び５３６一１の出力はＡＮＤ回路
５３８に入力され、その出力が“１”であると、バンク
・ビジー・フリツプ・フロツプ５３１をリセツトすると
同時にカウンタ５３２を０にクリアする。またフリツプ
・フロツプ５３７一２と５３６−２の出力はＡＮＤ回路
５３９にてＡＮＤがとられ、その出力によってフリツプ
・フロツプ５３７−１及び５３６一１をリセットする。
その半サイクル後フリツプ・フロップ５３７一２及び５
３６一２がリセットされる。以上述べた如く、本発明に
よれば、論出しモ−ド、サイクル・モード、書込みモー
ドを記憶装置の性能に合わせてスイッチ等にて設定する
ことにより、ＭＳ（バンク）をビジ−にする期間を任意
に選択することが出釆る。
先順位決定回路５２７が動作し、所定のバンクがビジー
でなく、かつ、より優先順位の高い要求（例えばｌＯＰ
の要求）がなければ、該ＲＥＡＤ要求に優先権が与えら
れ、ＳＲ５４１にアドレスがセットされてＭＳ３に対し
要求が出される。これと同時に、該バンクのバンク・ビ
ジー・フリツプ・フロツプ５３１がセットされ、またカ
ウンタ５３２が起動される。今、謙出しモードが“１”
、サイクル・モードが“０”であるとすると、第６図よ
りカウント値が“２”になった時で、線５５２−２上の
信号が“１”となり、読出しデータ制御部５５０が起動
され、その結果、該当バンクの論出しデータの転送順位
が決定されると、線６３４上の該バンクに対応する信号
が“１”となり、フリップ・フロップ５３７−１がセッ
トされ、さらに半サイクルのデイレーをもってフリツプ
・フロツブ５３７一２がセットされる。カウント値が“
４”になると、今度はフリツプ・フロツプ５３６一１が
セットされ、さらに半サイクルのデイレーをもってフリ
ツプ・フロツプ５３６一２がセットされる。フリツプ・
フロツブ５３７一１及び５３６一１の出力はＡＮＤ回路
５３８に入力され、その出力が“１”であると、バンク
・ビジー・フリツプ・フロツプ５３１をリセツトすると
同時にカウンタ５３２を０にクリアする。またフリツプ
・フロツプ５３７一２と５３６−２の出力はＡＮＤ回路
５３９にてＡＮＤがとられ、その出力によってフリツプ
・フロツプ５３７−１及び５３６一１をリセットする。
その半サイクル後フリツプ・フロップ５３７一２及び５
３６一２がリセットされる。以上述べた如く、本発明に
よれば、論出しモ−ド、サイクル・モード、書込みモー
ドを記憶装置の性能に合わせてスイッチ等にて設定する
ことにより、ＭＳ（バンク）をビジ−にする期間を任意
に選択することが出釆る。
これによってタイプの異なる記憶素子をＭＳに実装する
際にも、非同期式にする必要がなく、従がつて非同期信
号の同期化のために生じる無駄を省くことが出来る。
際にも、非同期式にする必要がなく、従がつて非同期信
号の同期化のために生じる無駄を省くことが出来る。
【図面の簡単な説明】
第１図は計算機システムの構成例を示す図、第２図は本
発明の一実施例で、特に記憶制御部（ＳＣ）の概略ブロ
ック図、第３図は第２図のりクェスト・スタック部及び
ＭＳインタフェース部の詳細ブロック図、第４図は第２
図のプラィオリティ回路の詳細ブロック図、第５図は第
２図のバンク管理部の詳細のブロック図、第６図は第５
図のカウント・セレクト回路の機能を示す図、第７図は
全体の動作の概略を示す時間関係図である。 １・・・・・・中央処理装置、２・・・・・・入出力処
理装置、３・・・…主記憶装置、４・・・・・・命令制
御部、５・・・・・・記憶制御部、３１・・・・・・バ
ンク、５１・・…・要求スタック、５２・・・・・・プ
ラィオリテイ回路、５３・・・・・・バンク管理部、５
４・・・・・・ＭＳインタフェース部、５５・・・・・
・モード管理部、５３１・・…・バンク・ビジー・フリ
ツフ。 ・フロツプ、５３２……カウンタ、５３４・・・・・・
バンク・ビジ−・リセット回路。第１図第２図 第３図 第４図 第５図 第６図 第７図
発明の一実施例で、特に記憶制御部（ＳＣ）の概略ブロ
ック図、第３図は第２図のりクェスト・スタック部及び
ＭＳインタフェース部の詳細ブロック図、第４図は第２
図のプラィオリティ回路の詳細ブロック図、第５図は第
２図のバンク管理部の詳細のブロック図、第６図は第５
図のカウント・セレクト回路の機能を示す図、第７図は
全体の動作の概略を示す時間関係図である。 １・・・・・・中央処理装置、２・・・・・・入出力処
理装置、３・・・…主記憶装置、４・・・・・・命令制
御部、５・・・・・・記憶制御部、３１・・・・・・バ
ンク、５１・・…・要求スタック、５２・・・・・・プ
ラィオリテイ回路、５３・・・・・・バンク管理部、５
４・・・・・・ＭＳインタフェース部、５５・・・・・
・モード管理部、５３１・・…・バンク・ビジー・フリ
ツフ。 ・フロツプ、５３２……カウンタ、５３４・・・・・・
バンク・ビジ−・リセット回路。第１図第２図 第３図 第４図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置と、入出力装置と、各々独立に動作し
うる複数のバンクに分離された主記憶装置と、上記中央
処理装置及び入出力装置から出される主記憶装置に対す
る要求を解読し、目的のバンクへ要求を出す主記憶制御
装置等よりなる情報処理装置において、上記主記憶装置
へのアクセス要求のタイプによつて各バンクのビジー期
間を指定する手段と、バンクが選択されるとセツトされ
て、当該バンクがビジーであることを示すラツチ手段と
、該ラツチ手段がセツトされるとカウント動作を開始す
るカウンタ手段と、該カウンタ手段のカウント値が上記
指定されたビジー期間に相当する値になると前記ラツチ
手段をリセツトして、当該バンクのビジーを解除する手
段とを設けたことを特徴とする情報処理装置。 ２ 前記アクセス要求のタイプは読出し動作、書込み動
作であることを特徴とする特許請求の範囲第１項記載の
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP288980A JPS6035691B2 (ja) | 1980-01-14 | 1980-01-14 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP288980A JPS6035691B2 (ja) | 1980-01-14 | 1980-01-14 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56101257A JPS56101257A (en) | 1981-08-13 |
| JPS6035691B2 true JPS6035691B2 (ja) | 1985-08-16 |
Family
ID=11541916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP288980A Expired JPS6035691B2 (ja) | 1980-01-14 | 1980-01-14 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035691B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58129666A (ja) * | 1982-01-29 | 1983-08-02 | Hitachi Ltd | 記憶制御方式 |
| JPS59111556A (ja) * | 1982-12-16 | 1984-06-27 | Fujitsu Ltd | レジスタ・フアイルのアクセス方式 |
| JPS59161756A (ja) * | 1983-03-07 | 1984-09-12 | Hitachi Ltd | 記憶制御方式 |
| JPS63140353A (ja) * | 1986-12-02 | 1988-06-11 | Nec Corp | 主記憶アクセス制御方式 |
| JPH0212541A (ja) * | 1988-04-29 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | コンピユーテイング・システム及びその動作方法 |
-
1980
- 1980-01-14 JP JP288980A patent/JPS6035691B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56101257A (en) | 1981-08-13 |
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