JPS6038862A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6038862A JPS6038862A JP58146374A JP14637483A JPS6038862A JP S6038862 A JPS6038862 A JP S6038862A JP 58146374 A JP58146374 A JP 58146374A JP 14637483 A JP14637483 A JP 14637483A JP S6038862 A JPS6038862 A JP S6038862A
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- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体技術さらには０−Ｍ２Ｓ（コンブリ
メンタルＭＯ８）論理回路が形成きれる半導体装置に適
用して特に有効な技術に関するもので、たとえば、０−
ＭＯ８論理回路とバイポーラトランジスタとを同−基体
内に具備する半導体集積回路装置における素子形成に利
用して有効な技術に関するものである。
メンタルＭＯ８）論理回路が形成きれる半導体装置に適
用して特に有効な技術に関するもので、たとえば、０−
ＭＯ８論理回路とバイポーラトランジスタとを同−基体
内に具備する半導体集積回路装置における素子形成に利
用して有効な技術に関するものである。
０−ＭＯ８論理回路が形成される半導体装置では、その
０−ＭＯ８論理回路を構成するためのｐチャンネルとｎ
チャンネルの２種類のＭＯ８ｔＯ８電界効果トランジス
タを形成するために、半導体基体とは反対の導電型のウ
ェルな形成することが行なわれる。そして、そのウェル
に一方のＭＯ８電界効果トランジスタを形成する。例え
ば、ｎ−型半導体基体にｐチャンネルＭＯＳＮ、界効果
トランジスタとｎチャンネルＭ ＯＳ 電界効果トラン
ジスタを形成するためには、ｎチャンネルＭＯ８ｔ界効
果トランジスタが形成される領域にｐ−型つエルを形成
しなければならない。このようにして形成される２種類
のＭＯ８ｔＯ８電界効果トランジスタなって０−ＭＯ８
論理回路を構成する。
０−ＭＯ８論理回路を構成するためのｐチャンネルとｎ
チャンネルの２種類のＭＯ８ｔＯ８電界効果トランジス
タを形成するために、半導体基体とは反対の導電型のウ
ェルな形成することが行なわれる。そして、そのウェル
に一方のＭＯ８電界効果トランジスタを形成する。例え
ば、ｎ−型半導体基体にｐチャンネルＭＯＳＮ、界効果
トランジスタとｎチャンネルＭ ＯＳ 電界効果トラン
ジスタを形成するためには、ｎチャンネルＭＯ８ｔ界効
果トランジスタが形成される領域にｐ−型つエルを形成
しなければならない。このようにして形成される２種類
のＭＯ８ｔＯ８電界効果トランジスタなって０−ＭＯ８
論理回路を構成する。
ところが、上述のようにして形成されるり−ＭＯ８論理
回路は、これを構成する２種類のＭＯ８電界効果トラン
ジスタ間にｐｎｐ口Ｓ造のサイリスタが寄生ずる。そし
て、この寄生サイリスタが例えば外部から入力端子バン
ドなどを弁して侵入するパルス性の雑音などによってト
リガーされると、０−ＭＯ８論理回路が一種のラッチア
ップ状態となって、例えば電源を遮断し７ない限り復帰
しない常時導通の状態になってしまう。そして、場合に
よっては半導体集積回路装置を損傷することもある。こ
のようなラッチアンプ現象は、特に入力端子に直接接続
される入力バッファ回路において生じやすい。
回路は、これを構成する２種類のＭＯ８電界効果トラン
ジスタ間にｐｎｐ口Ｓ造のサイリスタが寄生ずる。そし
て、この寄生サイリスタが例えば外部から入力端子バン
ドなどを弁して侵入するパルス性の雑音などによってト
リガーされると、０−ＭＯ８論理回路が一種のラッチア
ップ状態となって、例えば電源を遮断し７ない限り復帰
しない常時導通の状態になってしまう。そして、場合に
よっては半導体集積回路装置を損傷することもある。こ
のようなラッチアンプ現象は、特に入力端子に直接接続
される入力バッファ回路において生じやすい。
以上のようなラッチアンプ現象を回避するためには、上
記寄生サイリスタがトリガーされ難（・構造とじブｆけ
ればならない。このためには、Ｏ−ＭＯ８論理回路を構
成する１対のＭＯ８電界効果トランジスタの名形成領域
を互いに十分に離す必要がある。これにより、寄生サイ
リスタを構成するｎｐｎ型とｐ ｎ ｐ型の２つの等価
バイポーラトランジスタの電流増幅率を低下させてトリ
ガーを生じ難（することができる。
記寄生サイリスタがトリガーされ難（・構造とじブｆけ
ればならない。このためには、Ｏ−ＭＯ８論理回路を構
成する１対のＭＯ８電界効果トランジスタの名形成領域
を互いに十分に離す必要がある。これにより、寄生サイ
リスタを構成するｎｐｎ型とｐ ｎ ｐ型の２つの等価
バイポーラトランジスタの電流増幅率を低下させてトリ
ガーを生じ難（することができる。
しかしながら、上述したごとぎ解決手段は、０−ＭＯ８
論理回路を構成するためのレイアウト面積の拡大を伴う
ものであり又、半導体装置の高集積密度化あるいは半導
体チノプザイズの縮小化などの要求とは背反するもので
ある。
論理回路を構成するためのレイアウト面積の拡大を伴う
ものであり又、半導体装置の高集積密度化あるいは半導
体チノプザイズの縮小化などの要求とは背反するもので
ある。
本発明者は以上のような問題点を明らかにするとともに
、そのような問題を解決することができる手段を提供す
る。
、そのような問題を解決することができる手段を提供す
る。
この発明の目的は、ｃ −Ｍ ＯＳ論理回路のラッチア
ップを集積密度を犠牲にすることなく確実に防止できる
ようにした半導体技術を提供するものである。
ップを集積密度を犠牲にすることなく確実に防止できる
ようにした半導体技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
つい′℃は、本明細１の記述および添附図面から明かに
７ｘるであろう。
つい′℃は、本明細１の記述および添附図面から明かに
７ｘるであろう。
本願において開示される発明のうＫ）代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、０−ＭＯ８論理回路を構成する各ＭＯ８電界
効果トランジスタの形成領域間に分離層を介在式ぜるこ
とにより、各ＭＯ８電界効果トランジスタの間に寄生ず
るサイリスタのトリガーを生じ難くし、これによりレイ
アウト面積の増大を伴うことなく効果的にラッチアップ
を防止するという目的を達成するものである。
効果トランジスタの形成領域間に分離層を介在式ぜるこ
とにより、各ＭＯ８電界効果トランジスタの間に寄生ず
るサイリスタのトリガーを生じ難くし、これによりレイ
アウト面積の増大を伴うことなく効果的にラッチアップ
を防止するという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第１図はこの発明に係る半導体装置の一実施例を示す。
先ず、同図に示す半導体装置の概要を述べる。
同図に示す半導体装置は多数の能動素子が形成された論
理用半導体集積回路装置として構成される。同図はとく
に、その半導体集積回路装置の入力バッファ回路を構成
する＜＝ −Ｍ ｏ ｓ論理回路部分を示す。
理用半導体集積回路装置として構成される。同図はとく
に、その半導体集積回路装置の入力バッファ回路を構成
する＜＝ −Ｍ ｏ ｓ論理回路部分を示す。
次に、第１図１に基づいて具体的に説明する。
第１図にその一部分を示ず半導体集積回路装置は、半導
体基体として、ｐ−型半導体基板１ｏに形成されたｎ−
型エピタキシャル層１２ヲ（ｆｆｉ用している。ｐ−型
半導体基体］０にはｎ導電型不純物が低濃度にドープさ
れている。また、ｎ−型エピタキシャル層１２にはｎ導
電型不純物が低濃度にドープされている。エビタギシャ
ル層１２０表面には、ロコス（局部酸化）により形成し
た厚いフィールド酸化膜１８および表面酸化膜２ｏが形
成はれている。
体基体として、ｐ−型半導体基板１ｏに形成されたｎ−
型エピタキシャル層１２ヲ（ｆｆｉ用している。ｐ−型
半導体基体］０にはｎ導電型不純物が低濃度にドープさ
れている。また、ｎ−型エピタキシャル層１２にはｎ導
電型不純物が低濃度にドープされている。エビタギシャ
ル層１２０表面には、ロコス（局部酸化）により形成し
た厚いフィールド酸化膜１８および表面酸化膜２ｏが形
成はれている。
ここで、上記エピタキシャル層１２には、ｐ型導電不純
物を高濃度に選択拡散させ℃なるｐ＋型分離層１６が基
板１０Ｖｃ達するように形成されている。この分離層１
６によって０−ＭＯ８論理回路を構成する１対のＭＯ８
ｔ界効果トランジスタＱｐ、Ｑｎの各形成領域Ａｐ、Ａ
ｎを互〜・にｔ気的に分離する分離領域が形成され（い
ろ。
物を高濃度に選択拡散させ℃なるｐ＋型分離層１６が基
板１０Ｖｃ達するように形成されている。この分離層１
６によって０−ＭＯ８論理回路を構成する１対のＭＯ８
ｔ界効果トランジスタＱｐ、Ｑｎの各形成領域Ａｐ、Ａ
ｎを互〜・にｔ気的に分離する分離領域が形成され（い
ろ。
各形成領域Ａｐ、Ａｌｌのエピタキシャル層１２と半導
体基板１０との間には、ｎ型導電不純物が高濃度に拡散
されてなるｎ＋＋埋込層１４がそれぞれに形成されてい
る。この埋込層１４は、高濃度のｎ導電型不純物により
各形成領域Ａｐ、 Ａｎの導電性をそれぞれ増すように
機能する。
体基板１０との間には、ｎ型導電不純物が高濃度に拡散
されてなるｎ＋＋埋込層１４がそれぞれに形成されてい
る。この埋込層１４は、高濃度のｎ導電型不純物により
各形成領域Ａｐ、 Ａｎの導電性をそれぞれ増すように
機能する。
一方の形成領域Ａｐの表面には絶縁膜としてのゲート酸
化膜２０ａが薄く形成され、この岐化膜２０ａの上にＡ
ｌや多結晶シリコンなどからなるゲート電極３０が形成
されている。このゲート電極３００両側には、ｎ導電型
不純物を高濃度に選択拡散式せてなるｐ＋型型数散層２
４２４がそれぞれ形成されている。そして、その拡散層
２４゜２４がそれぞれｐチャンネルＭＯＳ’Ｆｔ界効果
トランジスタＱｐのドレインＤｐ領域およびソースｓｐ
領域をなす。このようにして、一方の形成領域Ａｐには
ｐチャンネルＭＯ８電界効果トランジスタＱｐが形成さ
れている。
化膜２０ａが薄く形成され、この岐化膜２０ａの上にＡ
ｌや多結晶シリコンなどからなるゲート電極３０が形成
されている。このゲート電極３００両側には、ｎ導電型
不純物を高濃度に選択拡散式せてなるｐ＋型型数散層２
４２４がそれぞれ形成されている。そして、その拡散層
２４゜２４がそれぞれｐチャンネルＭＯＳ’Ｆｔ界効果
トランジスタＱｐのドレインＤｐ領域およびソースｓｐ
領域をなす。このようにして、一方の形成領域Ａｐには
ｐチャンネルＭＯ８電界効果トランジスタＱｐが形成さ
れている。
また、他方の形成領域Ａ ｎ ＶＣは、はぼその全体Ｋ
ｐ−ルー型ウェルが形成をれ又いる。このｐ−型ウェル
２２はｎ導電型不純物を低濃度に選択拡散はせたもので
ある。このｐ−型ウェル２２が形成てれた他方の形成領
域、Ａｎの表面匠は、絶縁膜としてのゲート酸化１（λ
２０ａが薄く形成され、この酸化膜２０ａの上に多結晶
シリコンなどからなるゲート電極３０が形成されている
。このグー；・電極３０の両側圧は、ｎ型導電不純物を
高濃度に選択拡散させてなるｎ＋型型数散層２６２６か
それぞれ形成されている。そして、その拡散層２６゜２
６がそれぞれｎチャンネルＭ ＯＳ ？ｆｆ、界効果ト
ランジスタＱｎのドレインＤｎ領域およヒソースＳｎ領
域をなす。このようにして、他方の形成領域Ａｎにはｎ
チャンネルＭＯ８電赤効果トランジスタＱｎが形成さｒ
ｔている。
ｐ−ルー型ウェルが形成をれ又いる。このｐ−型ウェル
２２はｎ導電型不純物を低濃度に選択拡散はせたもので
ある。このｐ−型ウェル２２が形成てれた他方の形成領
域、Ａｎの表面匠は、絶縁膜としてのゲート酸化１（λ
２０ａが薄く形成され、この酸化膜２０ａの上に多結晶
シリコンなどからなるゲート電極３０が形成されている
。このグー；・電極３０の両側圧は、ｎ型導電不純物を
高濃度に選択拡散させてなるｎ＋型型数散層２６２６か
それぞれ形成されている。そして、その拡散層２６゜２
６がそれぞれｎチャンネルＭ ＯＳ ？ｆｆ、界効果ト
ランジスタＱｎのドレインＤｎ領域およヒソースＳｎ領
域をなす。このようにして、他方の形成領域Ａｎにはｎ
チャンネルＭＯ８電赤効果トランジスタＱｎが形成さｒ
ｔている。
以上のようにして、ｐチャンネルＭＯ８電界効果トラン
ジスタＱｐとｎチャンネルＭＯ８電界効果トランジスタ
Ｑｎとがそれぞれ互いにＶ：ｔ、なりあって形成きれて
いる。そして、アルミニウム配線４０により、電極の取
出し訃よび０− Ｍ ＯＳ論理回路を構成するための配
線が行なわれ℃いる。
ジスタＱｐとｎチャンネルＭＯ８電界効果トランジスタ
Ｑｎとがそれぞれ互いにＶ：ｔ、なりあって形成きれて
いる。そして、アルミニウム配線４０により、電極の取
出し訃よび０− Ｍ ＯＳ論理回路を構成するための配
線が行なわれ℃いる。
すなわち、第２図に示すように、両トランジスタＱ、ｐ
、Ｑ、ｎのグー）Ｇｐ、Ｇｎが共通接続されて入力端子
バッドＰｉｎに接続これ、またｐチャンネルＭＯ８電界
効果トランジスタＱｐのソースＳｐと１１チャンネルＭ
ＯＳ ＠、界効果トランジスタＱｎのドレインＤ ＋
１とが接続され、坏らにｐチャンネルＭ ＯＳ 電界効
果トランジスタＱｐのドレインＤｐとｎチャンネルＭＯ
８電界効果トランジスタＱ、 ｎのソースＳｎを電源Ｖ
ｄｄと基準Ｉｔ位に接続ｊること１（より、入力バッフ
ァ回路として機能させられる（ルーＭＯ８論理回路（イ
ンバータ）が構成されている。
、Ｑ、ｎのグー）Ｇｐ、Ｇｎが共通接続されて入力端子
バッドＰｉｎに接続これ、またｐチャンネルＭＯ８電界
効果トランジスタＱｐのソースＳｐと１１チャンネルＭ
ＯＳ ＠、界効果トランジスタＱｎのドレインＤ ＋
１とが接続され、坏らにｐチャンネルＭ ＯＳ 電界効
果トランジスタＱｐのドレインＤｐとｎチャンネルＭＯ
８電界効果トランジスタＱ、 ｎのソースＳｎを電源Ｖ
ｄｄと基準Ｉｔ位に接続ｊること１（より、入力バッフ
ァ回路として機能させられる（ルーＭＯ８論理回路（イ
ンバータ）が構成されている。
ここで、第３図は、上記０− Ｍｏ ｓ論理回路を構成
する２つの形成領域Ａｐ、Ａｎの間に形成される寄生サ
イリスタの等価回路を示す。
する２つの形成領域Ａｐ、Ａｎの間に形成される寄生サ
イリスタの等価回路を示す。
寄生−リイリスタは、等測的にはｐｎｐｆｆｉバイポー
ラトランジスタＱｐｐとｎｐｎｉＱバイポーラトランジ
スタＱｎｎからなり、ｐチートンネルＭＯ８ｆｆｉ界効
果トランジスタＱｐ側のドレインＩ） ｐ 領域をなす
ｐ＋型型数散層２４ｎ−型エピタキシャル層１２、ｐ−
型ウェル２２、ｎチャンネルＭ ＯＳ 電界効果トラン
ジスタＱｐのソースＳｎ領域をな才ｎ＋型拡散層２６に
よるｐｎｐｎ型構造によって形成される。
ラトランジスタＱｐｐとｎｐｎｉＱバイポーラトランジ
スタＱｎｎからなり、ｐチートンネルＭＯ８ｆｆｉ界効
果トランジスタＱｐ側のドレインＩ） ｐ 領域をなす
ｐ＋型型数散層２４ｎ−型エピタキシャル層１２、ｐ−
型ウェル２２、ｎチャンネルＭ ＯＳ 電界効果トラン
ジスタＱｐのソースＳｎ領域をな才ｎ＋型拡散層２６に
よるｐｎｐｎ型構造によって形成される。
ここで、いずれか一方の等価トランジスタＱｐｐあるい
はＱｎｎのベースとエミッタ間にトリガー電圧が印７１
０され、ζらにこのトリガー電圧が一定のしきい値を越
えると、一方のトランジスタＱｐｐのコレクタ電流が他
方のトランジスタＯ」のベース電流を供給するとともに
、他方のトランジスタＱｎｎのコレクタ電流が一方のト
ランジスタのベース電流を供給し１、これにより止り１
ｎ還が生じて１−記０−ＭＯ８論理回路に貫通電流が流
れるのと同じ状態、すなわちラッチアップ状態が生じる
。
はＱｎｎのベースとエミッタ間にトリガー電圧が印７１
０され、ζらにこのトリガー電圧が一定のしきい値を越
えると、一方のトランジスタＱｐｐのコレクタ電流が他
方のトランジスタＯ」のベース電流を供給するとともに
、他方のトランジスタＱｎｎのコレクタ電流が一方のト
ランジスタのベース電流を供給し１、これにより止り１
ｎ還が生じて１−記０−ＭＯ８論理回路に貫通電流が流
れるのと同じ状態、すなわちラッチアップ状態が生じる
。
ところが、上述した実施例の（Ｊ−ＭＯ５論理回路では
、上記分離層１６が上記寄生サイリスタの２つの等価ト
ランジスタＱｐｐｗ Ｑｎｎ間にあたかも逆バイアス状
態のダイオードのごとく介在する。
、上記分離層１６が上記寄生サイリスタの２つの等価ト
ランジスタＱｐｐｗ Ｑｎｎ間にあたかも逆バイアス状
態のダイオードのごとく介在する。
これにより、一方のトランジスタＱｐｐのベースと他方
のトランジスタＱｎｎのコレクタとの間が電気的に分離
されて、両トランジスタＱｐｐｗ Ｑｎｎによる正帰還
ループが遮断される。あるいは、その正帰還ループが形
成され難い状態となる。この結果、ラッチアップを生じ
難くすることができる。
のトランジスタＱｎｎのコレクタとの間が電気的に分離
されて、両トランジスタＱｐｐｗ Ｑｎｎによる正帰還
ループが遮断される。あるいは、その正帰還ループが形
成され難い状態となる。この結果、ラッチアップを生じ
難くすることができる。
さらに、上述した実施例では、ＭＯ８ｔ界効果トランジ
スタＱｐ、Ｑｎの各形成領域ＡＩ）、Ａｎにそれぞれ導
電性を増すためのｎ＋＋埋込層１４を形成し℃いだが、
この埋込層１４は上記等価トランジスタＱｐｐｔ Ｑｎ
ｎの各ベース・エミッタ間を並列に接続する等価抵抗Ｒ
ｓＯ値をそれぞれ引下げるように機能する。これにより
、各等価トランジスタＱｐｐ、Ｑｎｎのベース電流がバ
イパスされやすい状態が形成尊れて、十述した正帰還状
態すなわちランチアップがさらに生じ難（なる。
スタＱｐ、Ｑｎの各形成領域ＡＩ）、Ａｎにそれぞれ導
電性を増すためのｎ＋＋埋込層１４を形成し℃いだが、
この埋込層１４は上記等価トランジスタＱｐｐｔ Ｑｎ
ｎの各ベース・エミッタ間を並列に接続する等価抵抗Ｒ
ｓＯ値をそれぞれ引下げるように機能する。これにより
、各等価トランジスタＱｐｐ、Ｑｎｎのベース電流がバ
イパスされやすい状態が形成尊れて、十述した正帰還状
態すなわちランチアップがさらに生じ難（なる。
なお、上記埋込層１４はいずれか一方の形成領域に設け
るだけでも、寄生サイリスタのトリガー防止にかなりの
効果がある。
るだけでも、寄生サイリスタのトリガー防止にかなりの
効果がある。
第４図は、この発明の別の実施例を示す。
前述した実施例との相違について説明１−ると、同図に
示す実施例では、前述した０〜ＭＯ８論理回路とともに
、バイポーラトランジスタＱｂが一緒に形成されている
。バイポーラトランジスタＱｂは、ｐ＋型分離Ｊｉ１６
によって島状に分１ｌｉｉ１はれた素子形成領域Ａｂ内
に℃、ベースＢ領域をなすｐ型拡散層５０を選択的に形
成し、さらにエミッタＥ領域およびコレクタＣ内拡散層
をそれぞれなずｎ＋型型数散層５２選択的に形成するこ
とにより形成される。また、そのバイポーラトランジス
タＱｂの形成領域Ａｂには、コレクタ抵抗を下げるため
のｎ＋＋埋込層１４が形成されている。
示す実施例では、前述した０〜ＭＯ８論理回路とともに
、バイポーラトランジスタＱｂが一緒に形成されている
。バイポーラトランジスタＱｂは、ｐ＋型分離Ｊｉ１６
によって島状に分１ｌｉｉ１はれた素子形成領域Ａｂ内
に℃、ベースＢ領域をなすｐ型拡散層５０を選択的に形
成し、さらにエミッタＥ領域およびコレクタＣ内拡散層
をそれぞれなずｎ＋型型数散層５２選択的に形成するこ
とにより形成される。また、そのバイポーラトランジス
タＱｂの形成領域Ａｂには、コレクタ抵抗を下げるため
のｎ＋＋埋込層１４が形成されている。
このように、前述した０−ＭＯ８論理回路をバイポーラ
トランジスタＱｂと一緒に形成ｊると、ラッチアップを
生じ難くするための埋込層１４がバイポーラトランジス
タＱｂのコレクタ抵抗を下げるための埋込層１４と同じ
工程でもつ℃形成されるようになる。これにより、上記
０−ＭＯ８論理回路がバイボー ラトランジスタととも
に形成される半導体集積回路装置では、その工程を増す
ことなくラッチアップ防止に効果のある構成を付与する
ことがやきる。
トランジスタＱｂと一緒に形成ｊると、ラッチアップを
生じ難くするための埋込層１４がバイポーラトランジス
タＱｂのコレクタ抵抗を下げるための埋込層１４と同じ
工程でもつ℃形成されるようになる。これにより、上記
０−ＭＯ８論理回路がバイボー ラトランジスタととも
に形成される半導体集積回路装置では、その工程を増す
ことなくラッチアップ防止に効果のある構成を付与する
ことがやきる。
第５図は、今まで説明したランチアップ防止のための構
成を持つＯ−Ｍ ＯＳ論理回路の平面レイアウト状態の
一実施例を示づ−。
成を持つＯ−Ｍ ＯＳ論理回路の平面レイアウト状態の
一実施例を示づ−。
同図において、Ｏ−Ｍ ＯＳ論理回路を構成する２種類
のＭＯ８ＴＶ界効果トランジスタＱｐ、Ｑｎは、その共
通ゲートＧｐ、ＧｎがＡｌ配線４０を介して入力端子バ
ッドＰｉｎに接続されている。ま１、−１ｐチャンネル
ＭＯ８ｔ界効果トランジスタＱｐのソースＳｐとｎチャ
ンネルＭ ＯＳ を界効果トランジスタＱｎのドレイン
Ｄ ｎはθ−いに接続されて内部論理回路へ導かれてい
る。
のＭＯ８ＴＶ界効果トランジスタＱｐ、Ｑｎは、その共
通ゲートＧｐ、ＧｎがＡｌ配線４０を介して入力端子バ
ッドＰｉｎに接続されている。ま１、−１ｐチャンネル
ＭＯ８ｔ界効果トランジスタＱｐのソースＳｐとｎチャ
ンネルＭ ＯＳ を界効果トランジスタＱｎのドレイン
Ｄ ｎはθ−いに接続されて内部論理回路へ導かれてい
る。
ここで、ｐチャン坏ル′亀界効果トランジスタＱｐの形
成領域Ａｐとｎチャンネル電界効果トランジスタＱｎの
形成領域Ａｎとの間には、前述ｔまた分離／ｉ’Ｊ １
（５が介在している。
成領域Ａｐとｎチャンネル電界効果トランジスタＱｎの
形成領域Ａｎとの間には、前述ｔまた分離／ｉ’Ｊ １
（５が介在している。
この場合、その分離層１６は、２つの形成領域Ａｐ、Ａ
ｐを必すしも完全に隔離−づ−るものでなくともよい。
ｐを必すしも完全に隔離−づ−るものでなくともよい。
例えば、第５図に示すように、２つの領域Ａｐ、Ａｎの
間を部分的に遮る電気的な障壁を形成するだけでも、ラ
ッチアンプを生じさぜるための正帰還ループの形成が阻
害され、これにより十分なラソヂアノブ防止効果を得る
ことができる。
間を部分的に遮る電気的な障壁を形成するだけでも、ラ
ッチアンプを生じさぜるための正帰還ループの形成が阻
害され、これにより十分なラソヂアノブ防止効果を得る
ことができる。
（１） ０−ＭＯ８論理回路を構成する２種類のＭＵＳ
電界効果トランジスタの各形成領域の間に分離領域を介
在させることにより、ラッチアップを生じはせるための
正帰還路が電気的に分断はれ、あるいは正帰還ループが
形成はれ難くなり、これによりレイアウト面積の増大を
伴うことなくラッチアップを確実に防止できるようにな
るという効果が得られる。
電界効果トランジスタの各形成領域の間に分離領域を介
在させることにより、ラッチアップを生じはせるための
正帰還路が電気的に分断はれ、あるいは正帰還ループが
形成はれ難くなり、これによりレイアウト面積の増大を
伴うことなくラッチアップを確実に防止できるようにな
るという効果が得られる。
（２） また、０−ＭＯ８論理回路を構成すルＭＯＳ電
界効果トランジスタの形成領域に導電性を増１′ための
埋込層を形成することにより、寄生ザイリスタを構成す
る等価トランジスタのベース・エミッタ間の並列抵抗値
を引下げることができ、これによりラッチアップをさら
に生じ難くすることができるという効果が得られる。
界効果トランジスタの形成領域に導電性を増１′ための
埋込層を形成することにより、寄生ザイリスタを構成す
る等価トランジスタのベース・エミッタ間の並列抵抗値
を引下げることができ、これによりラッチアップをさら
に生じ難くすることができるという効果が得られる。
（３）キらに、０ＭＯ８論理回路とともに、バイポーラ
トランジスタを一緒に形成することにより。
トランジスタを一緒に形成することにより。
ランチアップを生じ難くするための埋込層をバイポーラ
トランジスタのコレクタ抵抗を下げるための埋込層と同
時に形成することができ、これにより工程を増１゛こと
なくラッチアップ防止の機能を得ることができるという
効果が得られる。
トランジスタのコレクタ抵抗を下げるための埋込層と同
時に形成することができ、これにより工程を増１゛こと
なくラッチアップ防止の機能を得ることができるという
効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定はれ
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記分離領
域は導電不純物を高濃得に拡散してなる分離層以外に、
エツチングによる機械的な溝などで構成することもでき
る。
具体的に説明したが、この発明は上記実施例に限定はれ
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記分離領
域は導電不純物を高濃得に拡散してなる分離層以外に、
エツチングによる機械的な溝などで構成することもでき
る。
以上の説明では主として本発明者によつ℃なされた発明
をその背景となった利用分野である論理用半導体集積回
路装置の入力バッファ回路技術に適用した場合について
説明したが、それに限定式ね、ろものではなく、例えば
、論理用半導体集ｒｌｔ回路装置におけろ出力バッフ子
回路あるいは内部回路形成技術などにも適用できろ。少
ｔｘくともウェルに形成されるＭＯ８電界効果！・ラン
ジスタを一方の素子とする０〜Ｍ ＯＳ論理回路がｒｊ
ｌＨ成さｔＬろ条件のものには適用できる、
をその背景となった利用分野である論理用半導体集積回
路装置の入力バッファ回路技術に適用した場合について
説明したが、それに限定式ね、ろものではなく、例えば
、論理用半導体集ｒｌｔ回路装置におけろ出力バッフ子
回路あるいは内部回路形成技術などにも適用できろ。少
ｔｘくともウェルに形成されるＭＯ８電界効果！・ラン
ジスタを一方の素子とする０〜Ｍ ＯＳ論理回路がｒｊ
ｌＨ成さｔＬろ条件のものには適用できる、
第１図はこの発明に係る論理用半導体集積回路装置の要
部断面図、 第２図は第１図に示した部分の回路図、第３図は第１図
の装置において形成をれろ寄生サイリスタを示す等価回
路図、 第４図はこの発明に係る論理用半導体集積回路装置の別
の実施例の要部を示す断面図、第５図はこの発明に係る
半導体集積回路装置の要部の平面レイアウト状態の一実
施例を示す図である。 １０・・・ｐ−型半導体基板、１２・・・ｎ−型エピタ
キシャル層、１４・・・ｎ＋型埋込層、１６・・・分１
ｌｉｌｔ領域（ｐ”ｆｆｆ分離層）、１８ ・ロコス（
音じ分岐イヒ膜）、２０・・・表面酸化膜、 ２０ａ・
・・絶縁ＦＡ （り２−ト酸イヒ膜）、２２・・・ｐ−
’型ウェル、２４・・ｎ＋型拡１牧層、２６・・・ｐ＋
型拡散層、 ３０・・・ゲート′電極、 ４０・・ア
ルミニウム配線、５０・・・ｐ！（ν砿欣層、５２・・
・ｎ″型型数散層Ｑｐ・・ｐチャンネルＭＯＳ Ｍ；昇
動ｆｆ４ トランジスタ、Ｑｌ＋・・ｎチャンネルＭＯ
３電Ｙｌ−効−！４七トランジスタ、Ｑ ｂ・・バイポ
ーラトランジスタ、Ｉ） ｐ 、Ｄ ｎ−ドレイン、Ｇ
ｐ、Ｇ ｎ ・−ゲート、Ｓｐ、Ｓｎ・・・ソース、
Ｅ・・・エミッタ、Ｂ・・ペース、０・コＶクタ、Ａｐ
・・・ｐチャンネルＭＯ８Ｉヒ界効果トランジスタの形
成領域、Ａｎ・・・ｎグ−ヤンオ、ルＭＯ８ｔＷ効果ト
ランジスタの形成領域、Ａｂ・・バイポーラトランジス
タの形成領域、Ｐｉｎ・・・入フッ端子バノ ド。
部断面図、 第２図は第１図に示した部分の回路図、第３図は第１図
の装置において形成をれろ寄生サイリスタを示す等価回
路図、 第４図はこの発明に係る論理用半導体集積回路装置の別
の実施例の要部を示す断面図、第５図はこの発明に係る
半導体集積回路装置の要部の平面レイアウト状態の一実
施例を示す図である。 １０・・・ｐ−型半導体基板、１２・・・ｎ−型エピタ
キシャル層、１４・・・ｎ＋型埋込層、１６・・・分１
ｌｉｌｔ領域（ｐ”ｆｆｆ分離層）、１８ ・ロコス（
音じ分岐イヒ膜）、２０・・・表面酸化膜、 ２０ａ・
・・絶縁ＦＡ （り２−ト酸イヒ膜）、２２・・・ｐ−
’型ウェル、２４・・ｎ＋型拡１牧層、２６・・・ｐ＋
型拡散層、 ３０・・・ゲート′電極、 ４０・・ア
ルミニウム配線、５０・・・ｐ！（ν砿欣層、５２・・
・ｎ″型型数散層Ｑｐ・・ｐチャンネルＭＯＳ Ｍ；昇
動ｆｆ４ トランジスタ、Ｑｌ＋・・ｎチャンネルＭＯ
３電Ｙｌ−効−！４七トランジスタ、Ｑ ｂ・・バイポ
ーラトランジスタ、Ｉ） ｐ 、Ｄ ｎ−ドレイン、Ｇ
ｐ、Ｇ ｎ ・−ゲート、Ｓｐ、Ｓｎ・・・ソース、
Ｅ・・・エミッタ、Ｂ・・ペース、０・コＶクタ、Ａｐ
・・・ｐチャンネルＭＯ８Ｉヒ界効果トランジスタの形
成領域、Ａｎ・・・ｎグ−ヤンオ、ルＭＯ８ｔＷ効果ト
ランジスタの形成領域、Ａｂ・・バイポーラトランジス
タの形成領域、Ｐｉｎ・・・入フッ端子バノ ド。
Claims (1)
- 【特許請求の範囲】 １、半導体基体内に、相補型絶縁ゲート型電界効果トラ
ンジスタを具備し、上記相補型絶縁ゲート型電界効果ト
ランジスタを構成するｎチャンネル絶縁ゲート型電界効
果トランジスタとｎチャンネル絶縁ゲート型電界効果ト
ランジスタの各形成領域の間に電気的分離領域を介在さ
せたことを特徴とする半導体装置。 ２、 上記ｎチャンネル絶縁ゲート型電界効果トランジ
スタとｎチャンネル絶縁ゲート型電界効果トランジスタ
の少なくとも一方の形成領域に導電性を増すための埋込
層を形成したことを特徴とする特許請求の範囲第１項記
載の半導体装置。 ３、相補型絶縁ゲート型電界効果トランジスタとともに
、バイポーラトランジスタが形成されていることを特徴
とする特許請求の範囲第１項または第２項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146374A JPS6038862A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58146374A JPS6038862A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6038862A true JPS6038862A (ja) | 1985-02-28 |
Family
ID=15406267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58146374A Pending JPS6038862A (ja) | 1983-08-12 | 1983-08-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6038862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101162A (ja) * | 1989-09-13 | 1991-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1983
- 1983-08-12 JP JP58146374A patent/JPS6038862A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101162A (ja) * | 1989-09-13 | 1991-04-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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