JPS6038932A

JPS6038932A - アナログ−デジタル変換器

Info

Publication number: JPS6038932A
Application number: JP14690583A
Authority: JP
Inventors: Tsuneo Fujita; 藤田　常雄
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1983-08-11
Filing date: 1983-08-11
Publication date: 1985-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、デジタル値比較機能を有するアナログ−デジ
タル（以下Ａ／Ｄと記す）変換器に関する。

従来、Ａ／Ｄ変換器は単に入力されたアナログ値をデジ
タル値に変換する機能だけを有し、変換したデジタルデ
ータは、通常データバスを介して出力され、外部で処理
されている。このデータ処理には専用の論理回路もしく
はマイクロプロセッサなどが使用されている。

第１図は従来のＡ／Ｄ変換器の構成の一例である。第１
図で１０はＡ／Ｄ変換回路、１１はアナログ入力端子、
１２はＡ／Ｄ変換データを一時保持するデータレジスタ
回路、１３はＡ／Ｄ変換データを出力する出力端子であ
る。Ａ／Ｄ変換回路１０は、積分型、逐次比較型、ある
いは並列比較型など、どのような変換方式でも良い。以
下、第１図に従って動作を説明する。まず、Ａ／Ｄ変換
回路１０はアナログ入力端子１１に印加されたアナログ
値をデジタル値に変換する。変換が終了すると変換結果
であるデジタルデータは、データレジスタ１２へ転送さ
れる。その後デジタルデータは必要に応じて出力端子１
３から外部へ出力される。すなわち、従来のＡ／Ｄ変換
器は、入力されたアナログ値をデジタル値に変換し、変
換したデジタルデータをそのまま出力するたけである。

従って、Ａ／ｌ）変換器が変換したデジタル値をある期
待デジタル値と比軟するためには、外部にデジタル値同
志を比較するための専用論理回路、もしくはマイクロプ
ロセッサなどの演算処理機能を備えた回路を必要とする
。外部の専用回路では、Ａ／Ｄ変換器からの変換データ
を逐次処理していくが。

このような外部回路は通常多くの論理ゲート回路で構成
され、多くのＩＣを使用しなけれはならないなど、大規
模なものとなる。一方、マイクロプロセッサを用いる場
合には、比較動作を行なわせるだめのプログ２ムを必要
とする。また、マイクロプロセッサはＡ／Ｄ変換器から
のデータを処理するだけでなく、他に多くの入出力機器
を制御しなければならないことが多い。従って、Ａ／Ｄ
変換器が変換したデジタル値とある期待デジタル値との
比較動作はマイクロプロセッサの動作を制御するプログ
２ムに依存することになり、時間的あるいはタイミング
的に制約を受けることになる。

本発明の目的は、Ａ／Ｄ変換器が変換したデジタル値を
期待デジタル値を比較するために、外部に専用論理回路
、もしく社マイクロプロセッサなどの演算処理機能を備
えた回路を設けることなく、構成も簡単で、しかもモノ
リシック集積回路化に適したデジタル値比較機能を有す
るＡ／Ｄ変換器を提供することにある。

以下回向に従って本発明の詳細について説明する。第２
図は、本発明によるＡ／Ｄ変換器の構成の一例である。

アナログ入力端子１１から入力されたアナ日グ値をデジ
タル値に変換するＡ／Ｄ変換回路１０と、Ａ／Ｄ変換さ
れたデジタルデータを一時保持する第１のデータレジス
タ１２と、期待デジタルデータを一時保持する第２のデ
ータレジスタ２２と、該第２のデータレジスタの内容Ｂ
と、前記第１のデータレジスタの内容Ａとを比較するデ
ジタル比較回路２０と、該比較回路の比較結果全保持す
るデータ２ツテ２３と、該データラッチのラッチ結果を
出力する専用の出力端子２３１゜２３２．２３３とＡ／
ｌ）変換器１の外部とデータの授受を行なう汎用データ
端子１３と、該汎用データ端子を介して入出力するデジ
タルデータを一時保持する入出力データレジスタ５０と
、該入出力データレジスタと前記第１のデータレジスタ
及び第２のデータレジスタ及びデジタル比較回路の比較
結果を保持するデータラッチとを結ぶ内部データバス４
０と、Ａ／１）変換器１の動作を制御する制御回路３０
と、該制御回路の動作を制御する複数の制御信号を入力
する制御信号入力端子３３とで構成され、Ａ／Ｄ変換器
１が期待デジタルデータを保持する第２のデータレジス
タ２２とデジタル比較回路２０とを備えたことを特徴と
し、前記第２のデータレジスタがデータの書き込みと読
みと読み出しの両方ができる読み劉き両用のレジスタで
あることを特徴とし、さらに前記デジタル比較回路が第
１のデータレジスタの内容が第２のデータレジスタの内
容よりも太きいときに出力が′１″となる出力端子２０
１と、第１のデータレジスタの内容が第２のデータレジ
スタの内容より小さいときに出力が１１”となる出力端
子２０２と、第１のデータレジスタの内容と第２のデー
タレジスタの内容とが等しいときに出力が１″となる出
力端子２０３とを備なえたことを特徴とし、さらに前記
デジタル比較回路での比較結果を専用の出力端子２３１
，２３２，２３３からだけでなく、汎用データ端子１３
からも出力できるようにしたこと’（＜％徴とする。

以下第２図に従って動作を説明する。まず、Ａ／Ｄ変換
器１はアナログ入力端子１１に印加されたアナログ値を
Ａ／Ｄ変換回路１０でデジタル値に変換する。ところで
、Ａ／Ｄ変換回路１０は積分型、あるいは逐次比較型、
あるいは並列比較型など、どのような変換方式でも良く
、必要とする変換精度あるいは変換時間に応じて、１択
することができるＯＡ／Ｄ変換回路１０での唆換結釆は
第１のデータレジスタ１２へ転送され、狽第１のデータ
レジスタ１２はに／Ｄ亥ｍ１．吉果のデジタルデータを
保持する。一方、汎用データ端子１３からは期待デジタ
ルイ［１１が入力され、該期待デジタル値は入出力デー
タレジスタ５０で保持され、さらに内部データバス４０
−ｒ介してｇ２のデータレジスタ２２へ転送される。と
ころでｓ　ｉ？ｆＪ記期待テジタル値の入力から第２の
データレジスタへの転送に至る一連の動作は、前記Ａ　
／　Ｄ変換回路１０がＡ／Ｄ変換動作を開始する以Ａｉ
Ｊに行なわれても良いし、前記Ａ／Ｄ変換回路ｌＯがＡ
／Ｄ変換変換全作行中に行なわれても良いし、あるいは
目ＩＩ記Ａ／ＩＪ亥換回路１０がＡｌ１）変戻動作を終
了してから実行されても良い、筐だ、前記期待デジタル
［直の入力から第２のデータレジスタへの転送に至る一
連の動作は、期待デジタル値を変更する必要かあるとき
にだけ行なえば良（、Ａ／Ｄ変換回路１０がＡ／Ｄ変換
動作を実行するたびに行なう必要はない。

第１のデータレジスタ１２にＡ／Ｄ変挽回路１０がデジ
タル値に変換したＡ／Ｄ変換データが保持され、さらに
、汎用データ端子１３から入力された期待デジタル値が
第２のデータレジスタ２２に保持されると、デジタル比
較回路２０は前記第１のデータレジスタの内容Ａと６１
」配出２のデータレジスタの内容Ｂとを比較する動作を
開始する。

ところで、デジタル比較回路２０には第３図に示す回路
が使える。第３図はデジタル比較回路の１例で３ビツト
の場合である。第３図はデジタル値Ａがデジタル値Ｂよ
りも大きいときには出力端子２０１ｔ″′１″となシ、
；′ジタル値Ａがデジタル値Ｂよりも小さいときには一
カル子２０２が′１”となり、デジタルｆａＡとデジタ
ル値Ｂとが等しいときには出力端子２０３が１１”とな
る回路である。デジタル比較回路２０での比較動作が終
了すると、比較結果はデータラッテ２３へ転送され、前
記デジタル比較回路２０が次に比較結果を出力するまで
保持される。ところで、Ａ／Ｄ変換回路１０が印加され
たアナログ値をデジタル値に変換するだめの一連の動作
や、デジタル比較回路２０が第１のデータレジスタ１２
の内容と第２のデータレジスタ２２の内容を比較するだ
めの一連の動作は、制御回路３０が制御する。データラ
ッチ２３のラッチ結果は、専用の出力端子２３１，２３
２，２３３から常時出力されでいるほか、必要に応じて
制御信号入力端子３３に制御信号を入力することによシ
、データラッチ２３のラッチ結果は内部データバス４０
を介して入出力データレジスタ５０へ転送され、汎用デ
ータ端子から任意のタイミングで出力することもできる
。また、第１のデータレジスタ１２の内容あるいは第２
のデータレジスタ２２の内容は、制御信号入力端子３３
に制御信号を入力することによシ、内部データバス４０
を介して入出力データレジスタ５０へ転送され、汎用デ
ータ端子から任意のタイミングで出力することができる
。

このように、本発明によればＡ／Ｄ変換器が変換したデ
ジタル値と期待デジタル値とを比較するために、外部に
専用回路を設ける必要もなく、また、マイクロプロセッ
サで比較動作を行なう場合のようにプログラムに起因す
る時間的、あるい酸タイミング的制約を受けることもな
く、いつでも自由に比較結果を得ることができる。また
、本発明によるＡ／ｌ）変換器を従来のアナログコンパ
レータと置き換えて使うことができる。本発明によるＡ
／Ｄ変換器をコンパレータとして使用した場合、比較基
準をＡ、／Ｄ変換回路の持つ分解能でデジタル的に設定
でキ、シかもいつでも変更することができるなど、従来
のアナログコンパレータにはない特徴を有する。また、
期待デジタル値を保持する第２のデータレジスタの内容
を自由に外部へ読み出すことができるため、すでに入力
しておいた期待デジタル値の確認動作を行なうこともで
きる。また、第１のデータレジスタの内容を外部へ眺み
出すことによってＡ／Ｄ変換結果を得ることができるの
はいうまでもない、第４図は本発明によるＡ／Ｄ変換器の他の実施例で、ル
１待デジタル値を保持する第２のデータレジスタを複数
有し、さらに第１のデータレジスタの内容と第２のデー
タレジスタとの比較結沫を貨持するデータラッテを複数
有し、さらに比較結果を保持するデータラッチの２ツテ
結果を出方する出力端子を複数組治している。第４図で
Ａ／Ｄ変換結果である第１のデータレジスタの内容Ａは
、第２のデータレジスタ２２１の内容Ｂ１と比較され、
比較結果はデータラッチ２３に保持される。

さらに第１のデータレジスタの内容ＡはｆＪｒ、の第２
のデータレジスタ２２２の内容Ｂ２とも比較され、比較
結果れデータラッチ２４に保持される。データラッチ２
３のラッチ結果は専用の出力端子２３Ｊ。

２３２．２３３から常時出力され、他のデータラッテ２
４のラッチ結果は専用の出力端子２４１，２４２゜２４
３から常時出力されているはか、内部データバス４０を
介して入出力データレジスタ５ｏへ転送され、汎用デー
タ端子１３がら任意のタイミングで出力することもでき
る。従って、Ａ／Ｄ変換結果である１つのデジタル値は
、複数の期待デジタル値とそれぞれ比較され、それぞれ
の比較結果を独立して出力することができるため、よシ
複雑な比較判定を行なうことが可能となる。

以上説明してきたように、本発明は従来のＡ／Ｄ変換器
のように、Ａ／Ｄ変換器かに換したデジタル値を期待デ
ジタル値と比較するために、外部に専用論理回路、もし
くはマイクロプロセッサなどの演算処理機能を備えた回
路を設ける必要がなく構成も筒部で、しかも本発明にょ
るＡ／Ｌ）変換器をコンパレータとして使用した場合、
比＆基準をＡ／Ｄ変換器の持つ分解能で設定でき、しか
もいつでも変更することができるなど、従来のアナログ
コンパレータにはない特徴を有し、特別な製造工程も必
要としないためモノリシック集積回路として構成するこ
とができ容易なデジタル値比較機能を有するＡ／Ｄ変換
器を提供でき、本発明のもたらす効果は非常に大きい。

【図面の簡単な説明】

第１図社従来のＡ　／　Ｄ　変換器の構成を示すブロッ
ク図、第２図は本発明によるＡ／Ｄ変換器の構成を示す
ブロック図、第３図はデジタル値比較回路の一例、第４
図は本発明にょるＡ／Ｄ変換器の他の実施例の構成を示
すブロック図である。なお、図において、１・・・・・・Ａ／Ｄ変換器、１゜
・・・・・・Ａ／Ｄ変換回路、１２・・・・・・第１の
データレジスタ、２２・・・・・・第２のデータレジス
タ、２ｏ・・・・・・デジタル値比較回路、２３・・・
・・・データラッテ回路、２３１〜２３３・・・・・・
専用出力回路、５０・・・・・・入出力データレジスタ
、４０・・・・・・内部データバス、３０・・・・・・
制御回路、である。代理人　弁Ｆ１士　内　原　晋ｆ””＼”’＞＼

Claims

【特許請求の範囲】

（１）アナログ入力端子から入力されたアナログ値をデ
ジタル値に変換するアナログ−デジタル変換回路と、変
換されたデジタル値を保持する第１のデータレジスタと
、期待デジタル値を保持する少なくとも１つの第２のデ
ータレジスタと、前記第１のデータレジスタの内容と前
記第２のデータレジスタの内容とを比較するデジタル比
較回路と、該デジタル比較回路の比較結果を保持する少
なくとも１つのデータラッチと、該データラッテのラッ
チ結果を外部へ出力する出力端子と、外部とデータの授
受を行なう汎用データ端子と、該汎用データ端子を介し
て入出力するデジタルデータを保持する入出力データレ
ジスタと、該入出力データレジスタと前記第１のデータ
レジスタと前記第２のデータレジスタと前記データラッ
チとを結ぶ内部データバスと、動作を制御する制御回路
と、制御信号を入力する制御信号入力端子とで構成され
たことを特徴とするアナログ−デジタル変倹器。
（２）デジタル比較回路での比較結果を専用の出力端子
からだけでなく、汎用データ端子からも出力できるよう
にしたことを特徴とする特許請求範囲第（１）項記載の
アナログ−デジタル変換器。
（３）第２のデータレジスタが読み有き両用のレジスタ
で構成されていることを特徴とする特許請求範囲第（１
）項もしくは第（２）項記載のアナログ−デジタル変換
器。
（４）デジタル比較回路が、第１のデータレジスタの内
容が第２のデータレジスタの内容よシも太きいときに出
力される出力端子と、前記第１のデータレジスタの内容
が前記第２のデータレジスタの内容よシ小さいときに出
力される出力端子と、前記第１のデータレジスタの内容
と前記第２のデータレジスタの内容とが等しいときに出
力される出力端子のいずれか、もしくは全部を備なえた
こととを特徴とする特許請求範囲第（１）項もしくは第
（２）項もしくは第（３）項記載のアナログ−デジタル
変換器。