JPS6124331A - アナログ−デイジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【技術分野） 本発明はディジタル演算機能を鳴するアナログ−ディン
タル（以下Ａ／Ｄと記す）変換器に関する。

（従来技術） 従来、Ａ／Ｄ変換器は単に入力されたアナログ値をディ
ジタル値に変換する機能たけを有し、変換したディジタ
ルデータは２通常データバスを介して出力され、外部で
処理されている。このデータ処理には専用の論理回路、
もしくはマイクロプロセッサなどが使用されている。

第１図は従来のＡ／Ｄ変換器の構成の一例である。第１
図で１０はＡ／Ｄ変換回路、１１はアナログ入力端子、
１２はＡ／Ｄ変換データを一時保持するデータレジスタ
回路、１３はＡ／Ｄ変換データを出力する出力端子であ
る。Ａ　／’Ｄ変換回路１０は、積分型、逐次比較型、
あるいは並列比較型など、どのような変換方式でも良い
。

以下第１図に従って動作を説明する。まず。

Ａ／Ｄｆ換回路１０はアナログ入力端子１１に印加され
たアナログ値をディジタル値に変換する。

変換が終了すると、変換結果であるディジタルデータは
データレジスタ１２へ転送される。その後。

ディジタルデータは必要に応じて出力端子１３から外部
へ出力される。すなわち、従来のＡ／Ｄ変換器は入力さ
れたアナログ値をディジタル値に変換し、変換したディ
ジタルデータをそのまま出力するだけである。従って、
アナログ入力に雑音が重畳した場合には、その雑音の影
響がそのままディジタル出力に現われることになる。ま
た、高分解能Ａ／Ｄ変換器では、Ａ／Ｄ変換器自身か発
生する雑音によって、一定のアナログ値を入力している
にもかかわらすＡ／Ｄ変換器のディジタル出力が変換ご
とに異なった値を示すことがある。

このような雑音の対策として、数回のＡ／Ｄ変換結果の
平均値を求め、その平均値をＡ／Ｄ変換器のディジタル
出力とみなす方法がとられる。ところが、Ａ／Ｄ変換結
果の平均値を求めるためには。

外部に専用論理回路、もしくはマイクロプロセッサなど
の演算処理機能を備えた回路を必要とする。。

外部の専用論理回路では、Ａ／Ｄ変換器からのディジタ
ルデータを逐次処理していくがｔこのような外部回路は
通常多くの論理ゲート回路で構成され、多数のＩＣを使
用しなければならないなど。

大規模なものとなる。一方、マイクロプロセッサを用い
る場合には、平均値を求めるためのプログラムを必要と
する。また、マイクロプロセッサはＡ／Ｄ変換器からの
データを処理するだけでなく。

他に多くの入出力機器を制御しなｅプればならないこと
が多い。従って、Ａ／Ｄｉ換器のディジタル出力の平均
値を演算する処理は、マイクロプロセッサの動作を制御
するプログラムに依存することにな抄２時間的あるいは
タイミング的に制約を受けることになる。

（発明の目的） 本発明の目的は、Ａ／Ｄ変換器のディジクル出力の平均
値を求めるために、外部に専用論理回路もしくはマイク
ロプロセッサなどの演算処理機能。

を備えた回路を設けることなく、構成も簡単で。

しかもモノリフツク集積回路化に適した平均値演算機能
を有するＡ／Ｄ変換器を提供することにある。

（実施例の説明） 以下図面に従って本発明の詳細について説明する。

第２図は本発明によるＡ／Ｄ変換器の構成の一例で、ア
ナログ入力端子１１から入力されたアナログ値をディジ
タル値に変換するＡ／Ｄ憂換回路１０と、新たにＡ／Ｄ
変換されたディジタルデータを一時保持する第１のデー
タレジスタ１２と。

前回Ａ／Ｄ変換されたディジタルデータを保持する第２
のデータレジスタ２２と、前記第１のデータレジスタ１
２と第２のデータレジスタ２２の内容との加算演算を行
なう加算回路２０と、加算回路２０での加算演算の結果
生じたオーバーフローを示すキャリー信号を保持する２
ツテ回路２１と。

前記加算回路２０の演算結果とキャリー信号を保持する
ラッチ回路２１の内容とを保持する第３のデータレジス
タ：３２と、Ａ／Ｄ変換器１の外部ヘディジタルデータ
を出力する複数のデータ出力端子１３と、データ出力端
子１３を介しそ出力されるディジタルデータを一時保持
する出力データレジスタ５０と、出力データレジスタ５
０と前記第１のデータレジスタ１２及び第３のデータレ
ジスタ３２とを結ぶ内部データバス４０と、Ａ／Ｄ変換
器１の動作を制御する制御回路３０と、制御回路３０の
動作を外部から制御する複数の制御信号を入力する制御
信号入力端子３３とで構成され。

Ａ／Ｄ変換器１が前回のＡ／Ｄ変換結果を保持する第２
のデータレジスタ２２と、加算回路２０と。

加算回路からのキャリー信号を保持するラッチ回路２１
と、加算回路２０の演算結果とラッチ回路２１の内容と
を所定ビットだけシフトして保持する第３のデータレジ
スタ３２を備えたことを％徴とし、Ａ／Ｄ変換回路１０
での変換結果だけでなく、前回のＡ／Ｄ変換結果との平
均値をも出力できるようにしたことを特徴とする。

以下、第２図に従って動作を説明する。まず。

Ａ／Ｄ変換器１はアナログ入力端子１１に印加されたア
ナログ値をＡ／Ｄ変換回路１０でディジタル値に変換す
る。ところで、Ａ／Ｄ変換回路１０は積分型、逐次比較
型、あるいは並列比較型など。

どのような変換方式でも良く必要とする変換時間に応じ
て選択することができる。また２分解能も必要とする変
換精度に応じて選択することができる。Ａ／Ｄ変換回路
１０での変換結果は第１のデータレジスタ１２へ転送さ
れる。同時に第１のデータレジスタ１２に保時されてい
た前回の変換結果は、第２のデータレジスタ２２へ転送
され、第２のデータレジスタ２２で保持される。次に、
加算回路２０は第１のデータレジスタ１２の内容と。

第２のデータレジスタ２２の内容との加算演算を行なう
。前記加算演算の結果加算回路２０がオーバーフローを
生じなければラッチ回路２１はリセットされてデータ″
θ″となり、加算回路２０がオーバーフローを生じれば
ラッチ回路２１はセットされてデータ″１″となる。加
算回路２０には第３図に示す回路が使える。第３図はデ
ィジタル加算回路の一例で、２ビプトの場合である。″
第３図はディジタル値Ａとディジタル値Ｂとの和を求め
るもので、和は出力端子Σに求められる。また。

加算回路がオーバーフローした場合にはギャリー倍号Ｃ
がデータ”１”を出力する。ビット数を増す場合には回
路を縦続接続することにより容易に得られ、何ら特別な
回路は必要としない。

加算回路２０での演算が終わると、頂算結果はラッチ回
路２１の内容と共に第３のデータレシス　　〜り３２へ
転送される。このとき、第３のデータレジスタ３２の転
送されるディジタルデータの最下位ビットが切り捨てら
れ、残りの上位ビット及びラッチ回路２１の内容が転送
される。すなわち。

加算回路２０の演算結果を右に１ビツトシフトしたこと
になって、加算回路２０の演算結果が１／２されたこと
に等しくなる。従って、加算回＠２０と第３のデータレ
ジスタ３２とで前回のＡ／Ｄ変換結果と新たなＡ／Ｄ変
換結果の２つのディジタルデータの加算と、加算結果を
２で割る除算が行なわれ、前回のＡ／Ｄ変換結果と新だ
なＡ／Ｄ変換結果の平均値が求められたことになる。Ａ
／Ｄ変換回路ｌＯが印加されたアナログ値をディジタル
値に要換するための一連の動作や、第１のデータレジヌ
ク１２の内容（ｒ′Ｎ：Ｊ２のデータレジスタ２２へ転
送する髭１作、加箕回路２０での加算動作及び加算回路
２０の演算、結果を第３のデータレジスタ３２−、転送
する動作は、制御回路３０が制御する。１だ＋５１１の
データレジスタ１２０内答あるいは第３のデータレジス
タ３２の内容は、制御信号入力端子３３に市；制御信号
を入力することにより、内部データバス４０を介して出
力レジスタ　−５０へ転送され、テ〜り出力端子１３か
ら任意のタイミングで出力することができる。

このように本実施例によれば、Ａ／Ｄ変換回路のディジ
クル出力の平均値を求めるだめに、外部に専用論理回路
を設ける必要もなく、また、マイクロプロセッサで演算
処理を行なう場合のようにプログラムに起因する時間的
、あるいはタイミング的制約を受けることなく、いつで
も自由にＡ／Ｄ変換回路のディジクル出力の平均値を得
ることができる。従って、アナログ入力に重畳する雑音
や、Ａ／Ｄ変換回路自身が発生する雑音によるディジタ
ル出力の不規則な誤差を軽減することかで゛きる。また
第１のデータレジスタ１２の内容を外部に読み出すこと
によって、Ａ／Ｄ変換回路１０の変換結果を直接得るこ
とができるのは言うまでもない。

（他の実施例の説明） ところで、第４図は本発明にょるＡ／Ｄ変換器の他の実
施例で、前回のＡ／Ｄ変換結果を保持する第２のデータ
レジスタ２２の他に前々回のＡ／Ｄ変換結果を保持する
レジスタ２２１と前々々回のＡ／Ｄ変換結果を保持する
レジスタ２２２を設け、加算回路２０での加算演算の結
果化じたオーバーフローを示すキャリービットを保持す
るラッチ回路２１２が２ビツトで構成されている。

第４図で、アナログ入力端子１１に印加されたアナログ
値は、Ａ／Ｄ変換回路１０でディジタル値に変換される
。Ａ／Ｄ変換結果は第１のデータレジスタ１２へ転送さ
れる。同時に第１のデータレジスタ１２に保持されてい
た前回のＡ／Ｄ変換結ＭＵ、　第２データレジスタ２２
へ転送され、第２のデータレジスタ２２で保持される。

同様に、第２のデータレジスタ２２に保持されていた前
々回のＡ／Ｄ変換結果は、データレジスタ２２１へ転送
され、データレジスタ２２１に保持されていた前４４回
のＡ／Ｄ変換結果はデータレジスタ２２２へ転送される
。次に加算回路２０は、第１のデータレジスタ１２の内
容と、第２のデータレジスタ２２の内容と、データレジ
スタ２２１の内容と。

データレジスタ２２２の内容との加算演算を行なう。前
記加算演算の結果オーバーフローが生じれば、キャリー
信号により２ビツトのラッチ回路２１２がそれぞれセッ
トされる。加算回路２０での演算が終わると、演算結果
はラッチ回ｋＪ２１２の内容と共に第３のデータレジス
タ３２へ転送される。このとき第３のデータレジスタへ
転送されるディジタルデータの下位２ビツトが切り捨て
られ、残りの上位ビット及び２ビツトのラッチ回路２１
２の内容が転送嘔れる。すなわち／ＩＩＩ算回路２０の
頂算結果を石に２ビツトシフトしたことになって、加算
回路２０の演算結果が１／４されたことに等しくなる。

従って、加算回路２０と、第３のデータレジスタ３２と
で、前４４回のＡ／Ｄ変換結果及び前々回、前回、そし
て新たなＡ／ＩＪ変換結果の４つのディジタルデータの
加算と、加算結果を４で割る除算が行なわれ、前４４回
のＡ／Ｄ変換結果及び前々回、前回、そして新たなＡ／
Ｄ変換結果の平均値が求められたことになる。

一般に、２　個のＡ／Ｉ）変換結果の平均値を求めるた
めには、第２のデータレジスタの他にデータレジスタを
２ｎ−２個設け、加算回路にはキャリー信号を保持する
ｎビットのラッチ回路を設け。

加算結果を第３のデータレジスタへ転送するとき下位ｎ
ビットを切り捨てることにすれば良い。

（発明の効果） 以上説明してきたように２本発明杖従来のＡ／Ｄ変換器
のように、Ａ／Ｄ変換器のディジタル出力の平均値を求
めるために、外部に専用論理回路、もしくはマイクロプ
ロセッサなどの演算処理機能を備えた回路を設ける必要
もなく、簡単な構成でアナログ入力に重畳する雑音やＡ
／Ｄ変換器自身が発生する雑音によって発生する不規則
な誤差を軽減することができる。また、特別な製造工程
も必要としないため、モノリック集積回路として構成す
ることが容易な平均値演ｇ機能全有するＡ／Ｄ変換器を
提供でき２本発明のもたらす効果は非電に太きい。

【図面の簡単な説明】

９１図は従来のＡ／Ｄ変換器の構成を示すブロック図、
第２図は本発明にょるＡ／Ｄ変換器の構成を示すブロッ
ク図、第３図はディジタル加算回路の一例を示した回路
図、第４図は本発明にょるＡ　／　Ｄ　ｆ換器の他の実
施例の構成を示すブロック図である。 １・・・・・・Ａ／Ｄ変換器、１ｏ・・・−・・Ａ／Ｄ
変換回路、１２・・・・・・ａｔのデータレジスタ、２
２・・・・・・第２のデータレジスタ、２２１，２２２
・・・・・・データレジスタ、２ｏ・・・・・・ディジ
タル加算回路、２１．２１２・・・・・・ラッチ回路、
３２・・・・・・第３のデータレジスタ、４０・・・−
・・内部データバス、５ｏ・・・・・・出力レジスタ、
３０・・・・・・制御回路。 代理人　弁理士　　内　原　　　晋　　−′〜へ躬１図 躬３図

Claims (1)

【特許請求の範囲】
1. アナログ入力端子から入力されたアナログ値をディジタ
   ル値に変換するアナログ−ディジタル変換回路と、変換
   されたディジタル値を保持する第１のデータレジスタと
   、過去のアナログ−ディジタル変換結果を保持している
   少くとも１つの第２のデータレジスタと、前記第１のデ
   ータレジスタの内容と前記第２のデータレジスタの内容
   との演算を行なう演算回路と、前記演算回路の演算結果
   であるディジタルデータを所定ビットだけシフトして保
   持する第３のデータレジスタと、前記第１のデータレジ
   スタに保持されているデータ及び前記第３のデータレジ
   スタに保持されているデータを出力するデータ出力回路
   とを備えたことを特徴とするアナログ−ディジタル変換
   器。